【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑

登录 · 发表于 2016-8-17 07:12

本帖最后由 21ic小喇叭于 2016-8-17 09:22 编辑

本文档主要包含了 Verilog HDL语言的八个关键问题

它们分别是：

① Verilog的抽象级别

② Verilog的模块化设计

③ 如何给端口选择正确的数据类型

④ Verilog语言中latch的产生

⑤ 组合逻辑反馈环

⑥ 阻塞赋值与非阻塞赋值的不同

⑦ FPGA的灵魂状态机

⑧ 代码风格的重要性

游客，如果您要查看本帖隐藏内容请回复

发表于 2016-8-17 10:36

看看，dddddddddd

发表于 2016-8-17 19:02

kankan

发表于 2016-8-19 10:28

谢谢分享......

发表于 2016-8-19 17:31

下载看看，谢谢

发表于 2016-8-20 09:54

下载来看看

发表于 2016-8-26 15:11

看看

发表于 2016-8-29 11:46

学习

发表于 2016-8-29 13:48

看看
...........

发表于 2016-8-29 16:38

学习

发表于 2016-8-29 21:08

什么东西学习下呗

发表于 2016-8-29 22:54

想看详细的

发表于 2016-8-29 23:11

谢谢分享

发表于 2016-9-1 22:47

学习

发表于 2016-9-1 23:47

谢谢分享！

发表于 2016-9-2 13:48

浩石的板子看着不错，有钱了买一个玩玩..

发表于 2016-9-2 15:11

月薪 3K，欠钱 6W

发表于 2016-9-3 17:10

下载看看，谢谢

发表于 2016-9-3 22:57

学习学习！

发表于 2016-9-4 01:29

Verilog HDL

[FPGA] 【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑

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