systemverilog 中的类无法用在inital/always里面

testbench 里面用到initial，并且 vector incldue在里面。
因为class不能用在initial里面，所以我在vector里面也无法使用类了。
这个如何解决？
刚学sytemverilog。

systemverilog 还没开始用。不晓得别的公司用得多不/？