求帮忙看一下这个原理图写的vhdl为什么不一样

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library ieee;

use ieee.std_logic_1164.all;

ENTITY MUX21 IS

PORT(A,B,S:IN std_logic; Y:OUT std_logic);

END MUX21;

ARCHITECTURE one OF MUX21 IS

signal a1,b1,c1:std_logic;

begin

                a1<=A and S;

                b1<=not b;

                c1<=(not S) and (not b1);

                Y<=a1 or c1;

END architecture one;

正常吧。
有地方优化了。
b经过两次取反就是自己本身了。

ococ 发表于 2019-5-24 13:51
正常吧。
有地方优化了。
b经过两次取反就是自己本身了。

那怎么能得到图片那种方式呢

ococ 发表于 2019-5-24 13:51
正常吧。
有地方优化了。
b经过两次取反就是自己本身了。

那怎么能得到图片那种方式呢

功能一样就可以了    如果要完全一样   直接用原理图连接吧

zhangmangui 发表于 2019-5-24 22:56
功能一样就可以了    如果要完全一样   直接用原理图连接吧

你好，这个是作业要求，怎么在quartus用原理图连接呢

洛杉矶been 发表于 2019-5-25 20:16
你好，这个是作业要求，怎么在quartus用原理图连接呢

这里我们默认您已经新建好了工程，在【File】菜单下点击【New】，即弹出用户设计建立向导，在【New】中选择【Design Files】-【Block Diagram/Schematic File】原理图文件输入

新建完原理图后调原理图库的东西  连接