救命：FPGA输出周期信号，频率稍高，峰峰值就变小

登录 · 发表于 2011-11-2 19:13

用EP3C5E144内PLL生成48M时钟由43脚（PLL1_CLKOUTp）输出，驱动外围部件，发现信号很差，如图，请高手帮忙分析：

发表于 2011-11-2 19:14

把频率调到6M，信号就正常了，中间的12M，24M信号介于两者之间。

发表于 2011-11-2 19:23

负载容性过大（相对于此频率）。

发表于 2011-11-2 19:41

断开负载也是这个情况，感觉好像被虑波了。

发表于 2011-11-2 20:39

你用什么手段测量的示波器？
确认示波器的带宽
表棒使用x10档

发表于 2011-11-2 21:26

示波器，100M的，使用的是X1档，明天用X10试试，顺便问问，这两档区别是什么？

发表于 2011-11-2 21:56

to 6L：

衰减度不同，X10比X1多衰减十倍。显然，用X1测量引入了较大的容性阻抗。

发表于 2011-11-2 22:09

1)增大驱动电流. 如可加上拉电阻增加驱动电流.
2)减小负载容抗

发表于 2011-11-2 23:35

示波器，100M的，使用的是X1档，明天用X10试试，顺便问问，这两档区别是什么？
chinaitboy 发表于 2011-11-2 21:26

X1档-3dB带宽一般在6~8MHz左右。
X10档-3dB带宽为标称值。

发表于 2011-11-3 07:47

查查EP3C5E144那个PIN输出模式.

发表于 2011-11-3 10:04

应该是示波器测量的问题
FPGA 33M的输出看起来都快成正弦波了
500M的示波器

发表于 2011-11-3 16:48

示波器的问题。

发表于 2011-11-3 19:22

应该是示波器的问题

发表于 2011-11-4 04:01

那说明使用的示波器没有进行定期计量,校准了.
怪不得检测计量单位一出手都那么重,原来是多少时间没有给他们吃饭了.;P

发表于 2011-11-4 08:48

3系统的，不错啊！

发表于 2011-11-4 08:49

哈哈，加油！！！！顶顶！

发表于 2011-11-4 08:57

频率高了，幅度变小是正常现象。不过四十几兆赫这样的幅度也太小了。如上大虾所述没可能是你的负载容性太强，或者示波器有问题。

发表于 2011-11-6 14:02

示波器的使用问题
不能用X1去测这些信号。一般X1档只有6M的带宽