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[FPGA] 关于max10 fpga管脚的 建立 保持时间

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 楼主| qd0090 发表于 2020-7-17 14:28 | 显示全部楼层 |阅读模式
FPGA, MAX10, 管脚, pi, spi
我用max10，40M时钟，和单片机进行spi通信，spi clk18M，spi clk 和spi data都是单片机发送
最坏的情况是：
建立时间2.5ns   保持时间绰绰有余
保持时间2.5ns   建立时间绰绰有余

请问会不会出现时序问题？

还有，哪个手册描述了io的建立、保持特性，输入情况下的
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 楼主| qd0090 发表于 2020-7-17 14:30 | 显示全部楼层

不知道是不是这个，但是我感觉这是描述的发送，而不是接收

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