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[CPLD] CPLD驱动PCF8591ADC采样老是零

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 楼主| 比神乐 发表于 2023-4-29 13:11 | 显示全部楼层 |阅读模式
AD, ADC, ADC采样, CPLD, PCF8591
我买了一个PCF8591模块，用单片机是正常的。
我写了一个CPLD读PCF8591的ADC值的程序，可是读出来老是零。
代码如下：
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  1. module i2c(clk,rst,scl,sda,lcd_en ,
    

  2.                 lcd_rw ,  //��Ϊִֻ��д������������ԶΪ0.
    

  3.                 lcd_rs ,
    

  4.                 lcd_data,led1,led2,led3,led4,adc_data);
    


  5. 

  6. input clk,rst;
    

  7. output scl;
    

  8. inout  sda;
    

  9. output led1,led2,led3,led4;
    

  10. output adc_data;
    


  11. 


  12. 

  13. output       lcd_en ;
    

  14. output       lcd_rw ;
    

  15. output       lcd_rs ;
    

  16. output [7:0] lcd_data;
    


  17. 


  18. 

  19. reg scl;
    

  20. reg adc_data;
    

  21. reg ledn1,ledn2,ledn3,ledn4;
    


  22. 

  23. reg[23:0] cnt_scan;
    

  24. reg sda_buf;
    

  25. reg link;  
    

  26. reg phase0,phase1,phase2,phase3;
    


  27. 

  28. reg[7:0] clk_div;
    

  29. reg[1:0] main_state;
    

  30. reg[3:0] i2c_state;
    

  31. reg[3:0] inner_state;
    

  32. reg[19:0] cnt_delay;
    

  33. reg start_delaycnt;
    

  34. reg[7:0] readData_reg;
    

  35. reg[7:0] addr;
    


  36. 

  37. //--------------------------------------------
    

  38.                 //按键检测
    


  39. 

  40. reg[19:0] cnt_20ms;        //20ms计数寄存器
    


  41. 

  42. always [url=home.php?mod=space&uid=72445]@[/url] (posedge clk or negedge rst)
    

  43.         if(!rst) cnt_20ms <= 20'd0;
    

  44.         else cnt_20ms <= cnt_20ms+1'b1;        //不断计数
    


  45. 


  46. 

  47. parameter div_parameter=100;
    


  48. 

  49. parameter  start=4'b0000, 
    

  50.                           first=4'b0001,
    

  51.                           second=4'b0010,
    

  52.                           third=4'b0011, 
    

  53.                           fourth=4'b0100, 
    

  54.                           fifth=4'b0101, 
    

  55.                           sixth=4'b0110, 
    

  56.                           seventh=4'b0111, 
    

  57.                           eighth=4'b1000, 
    

  58.                           ack=4'b1001,   
    

  59.                           stop=4'b1010; 
    

  60.                 
    

  61. parameter ini=4'b0000, 
    

  62.                   sendaddr=4'b0001, 
    

  63.                   //write_data=3'b010, 
    

  64.                   read_data=4'b0010, 
    

  65.                   read_ini=4'b0011,
    

  66.                   read_s1=4'b0100, 
    

  67.                   read_s2=4'b0101,
    

  68.                   read_s3=4'b0110, 
    

  69.                   read_s4=4'b0111,
    

  70.                   read_s5=4'b1000, 
    

  71.                   read_s6=4'b1001,
    

  72.                   read_s7=4'b1010, 
    

  73.                   read_s8=4'b1011,
    

  74.                   read_s9=4'b1100, 
    

  75.                   read_s10=4'b1101,
    

  76.                   read_s11=4'b1110, 
    

  77.                   read_s12=4'b1111;
    


  78. 


  79. 


  80. 

  81.           
    

  82.                   
    

  83. wire         lcd_en ;
    

  84. wire         lcd_rw;
    

  85. reg  [7:0]   lcd_data;
    

  86. reg          lcd_rs  ;
    

  87. reg [5:0]    c_state ;
    

  88. reg [5:0]    n_state ;
    

  89. wire  [127:0]  row_1;
    

  90. wire  [127:0]  row_2;
    

  91. //reg[7:0] dis_data=0;
    


  92. 

  93. assign row_1 [127:120]=8'h30+adc_data/100;
    

  94. assign row_1 [119:112]=8'h30+adc_data%100/10;
    

  95. assign row_1 [111:104]=8'h30+adc_data%10;
    

  96. assign row_1 [103:96]=8'h20;
    

  97. assign row_1 [95:88]=8'h20;
    

  98. assign row_1 [87:80]=8'h20;
    

  99. assign row_1 [79:72]=8'h20;
    

  100. assign row_1 [71:64]=8'h20;
    

  101. assign row_1 [63:56]=8'h20;
    

  102. assign row_1 [55:48]=8'h20;
    

  103. assign row_1 [47:40]=8'h41;
    

  104. assign row_1 [39:32]=8'h42;
    

  105. assign row_1 [31:24]=8'h43;
    

  106. assign row_1 [23:16]=8'h44;
    

  107. assign row_1 [15:8]=8'h45;
    

  108. assign row_1 [7:0]=8'h46;
    

  109. //assign row_1 ="                " ;  //��һ����ʾ������
    

  110. assign row_2 ="happy everyday !";  //�ڶ�����ʾ������
    

  111. //----------------------------------------------------------------------
    

  112. //initialize
    

  113. //first step is waitng more than 20 ms. �����ֲ�Ҫ���ģ�Ŀ���ǵȴ�ϵͳ�ϵ��ȶ���
    

  114. parameter TIME_20MS = 1000_000 ; //20000000/20=1000_000
    

  115. parameter TIME_200MS = 1000_0000_0 ; //20000000/20=1000_000
    

  116. //parameter TIME_15MS = 9'h100 ; //just for test
    

  117. parameter TIME_500HZ= 100_000  ; //
    

  118. //parameter TIME_500HZ= 4'hf;  //just for test
    

  119. //use gray code   
    

  120. parameter         IDLE=    8'h00  ;  //��Ϊ��״̬��һ����40��״̬�������������˸����룬һ��ֻ��1λ�����ı䡣00 01 03 02                      
    

  121. parameter SET_FUNCTION=    8'h01  ;       
    

  122. parameter     DISP_OFF=    8'h03  ;
    

  123. parameter   DISP_CLEAR=    8'h02  ;
    

  124. parameter   ENTRY_MODE=    8'h06  ;
    

  125. parameter   DISP_ON   =    8'h07  ;
    

  126. parameter    ROW1_ADDR=    8'h05  ;       
    

  127. parameter       ROW1_0=    8'h04  ;
    

  128. parameter       ROW1_1=    8'h0C  ;
    

  129. parameter       ROW1_2=    8'h0D  ;
    

  130. parameter       ROW1_3=    8'h0F  ;
    

  131. parameter       ROW1_4=    8'h0E  ;
    

  132. parameter       ROW1_5=    8'h0A  ;
    

  133. parameter       ROW1_6=    8'h0B  ;
    

  134. parameter       ROW1_7=    8'h09  ;
    

  135. parameter       ROW1_8=  8'h08  ;
    

  136. parameter       ROW1_9=    8'h18  ;
    

  137. parameter       ROW1_A=    8'h19  ;
    

  138. parameter       ROW1_B=    8'h1B  ;
    

  139. parameter       ROW1_C=    8'h1A  ;
    

  140. parameter       ROW1_D=    8'h1E  ;
    

  141. parameter       ROW1_E=    8'h1F  ;
    

  142. parameter       ROW1_F=    8'h1D  ;
    


  143. 

  144. parameter    ROW2_ADDR=    8'h1C  ;
    

  145. parameter       ROW2_0=    8'h14  ;
    

  146. parameter       ROW2_1=    8'h15  ;
    

  147. parameter       ROW2_2=    8'h17  ;
    

  148. parameter       ROW2_3=    8'h16  ;
    

  149. parameter       ROW2_4=    8'h12  ;
    

  150. parameter       ROW2_5=    8'h13  ;
    

  151. parameter       ROW2_6=    8'h11  ;
    

  152. parameter       ROW2_7=    8'h10  ;
    

  153. parameter       ROW2_8=    8'h30  ;
    

  154. parameter       ROW2_9=    8'h31  ;
    

  155. parameter       ROW2_A=    8'h33  ;
    

  156. parameter       ROW2_B=    8'h32  ;
    

  157. parameter       ROW2_C=    8'h36  ;
    

  158. parameter       ROW2_D=    8'h37  ;
    

  159. parameter       ROW2_E=    8'h35  ;
    

  160. parameter       ROW2_F=    8'h34  ;
    


  161. 


  162. 

  163. //20ms�ļ��������ʼ����һ��
    

  164. reg [19:0] cnt_20ms1 ;
    

  165. always  @(posedge clk or negedge rst)begin
    

  166.     if(rst==1'b0)begin
    

  167.         cnt_20ms1<=0;
    

  168.     end
    

  169.     else if(cnt_20ms1 == TIME_20MS -1)begin
    

  170.         cnt_20ms1<=cnt_20ms1;
    

  171.     end
    

  172.     else
    

  173.         cnt_20ms1<=cnt_20ms1 + 1 ;
    

  174. end
    

  175. wire delay_done = (cnt_20ms1==TIME_20MS-1)? 1'b1 : 1'b0 ;
    

  176. //----------------------------------------------------------------------
    

  177. //500ns  �����Ƿ�Ƶ����ΪLCD1602�Ĺ���Ƶ����500HZ,��FPGA��50Mhz,����Ҫ��Ƶ
    

  178. reg [19:0] cnt_500hz;
    

  179. always  @(posedge clk or negedge rst)begin
    

  180.     if(rst==1'b0)begin
    

  181.         cnt_500hz <= 0;
    

  182.     end
    

  183.     else if(delay_done==1)begin
    

  184.         if(cnt_500hz== TIME_500HZ - 1)
    

  185.             cnt_500hz<=0;
    

  186.         else
    

  187.             cnt_500hz<=cnt_500hz + 1 ;
    

  188.     end
    

  189.     else
    

  190.         cnt_500hz<=0;
    

  191. end
    


  192. 

  193. //20ms�ļ��������ʼ����һ��
    

  194. reg [28:0] cnt_200ms ;
    

  195. always  @(posedge clk or negedge rst)begin
    

  196.     if(rst==1'b0)begin
    

  197.         cnt_200ms<=0;
    

  198.     end
    

  199.     else if(cnt_200ms == TIME_200MS -1)begin
    

  200.         cnt_200ms<=0;
    


  201. 

  202.     end
    

  203.     else
    

  204.         cnt_200ms<=cnt_200ms + 1 ;
    

  205. end
    


  206. 

  207. assign lcd_en = (cnt_500hz>(TIME_500HZ-1)/2)? 1'b0 : 1'b1;  //�½���
    

  208. assign write_flag = (cnt_500hz==TIME_500HZ - 1) ? 1'b1 : 1'b0 ;
    


  209. 

  210. //set_function ,display off ��display clear ,entry mode set
    

  211. //----------------------------------------------------------------------״̬��
    

  212. always  @(posedge clk or negedge rst)begin
    

  213.     if(rst==1'b0)begin
    

  214.         c_state <= IDLE    ;
    

  215.     end
    

  216.     else if(write_flag==1) begin
    

  217.         c_state<= n_state  ;
    

  218.     end
    

  219.     else
    

  220.         c_state<=c_state   ;
    

  221. end
    


  222. 

  223. always  @(*)begin
    

  224.     case (c_state)
    

  225.         IDLE: n_state = SET_FUNCTION ;
    

  226. SET_FUNCTION: n_state = DISP_OFF     ;
    

  227.     DISP_OFF: n_state = DISP_CLEAR   ;
    

  228.   DISP_CLEAR: n_state = ENTRY_MODE   ;
    

  229.   ENTRY_MODE: n_state = DISP_ON      ;
    

  230.   DISP_ON   : n_state = ROW1_ADDR    ;
    

  231.    ROW1_ADDR: n_state = ROW1_0       ;
    

  232.       ROW1_0: n_state = ROW1_1       ;
    

  233.       ROW1_1: n_state = ROW1_2       ;
    

  234.       ROW1_2: n_state = ROW1_3       ;
    

  235.       ROW1_3: n_state = ROW1_4       ;
    

  236.       ROW1_4: n_state = ROW1_5       ;
    

  237.       ROW1_5: n_state = ROW1_6       ;
    

  238.       ROW1_6: n_state = ROW1_7       ;
    

  239.       ROW1_7: n_state = ROW1_8       ;
    

  240.       ROW1_8: n_state = ROW1_9       ;
    

  241.       ROW1_9: n_state = ROW1_A       ;
    

  242.       ROW1_A: n_state = ROW1_B       ;
    

  243.       ROW1_B: n_state = ROW1_C       ;
    

  244.       ROW1_C: n_state = ROW1_D       ;
    

  245.       ROW1_D: n_state = ROW1_E       ;
    

  246.       ROW1_E: n_state = ROW1_F       ;
    

  247.       ROW1_F: n_state = ROW2_ADDR    ;
    


  248. 

  249.    ROW2_ADDR: n_state = ROW2_0       ;
    

  250.       ROW2_0: n_state = ROW2_1       ;
    

  251.       ROW2_1: n_state = ROW2_2       ;
    

  252.       ROW2_2: n_state = ROW2_3       ;
    

  253.       ROW2_3: n_state = ROW2_4       ;
    

  254.       ROW2_4: n_state = ROW2_5       ;
    

  255.       ROW2_5: n_state = ROW2_6       ;
    

  256.       ROW2_6: n_state = ROW2_7       ;
    

  257.       ROW2_7: n_state = ROW2_8       ;
    

  258.       ROW2_8: n_state = ROW2_9       ;
    

  259.       ROW2_9: n_state = ROW2_A       ;
    

  260.       ROW2_A: n_state = ROW2_B       ;
    

  261.       ROW2_B: n_state = ROW2_C       ;
    

  262.       ROW2_C: n_state = ROW2_D       ;
    

  263.       ROW2_D: n_state = ROW2_E       ;
    

  264.       ROW2_E: n_state = ROW2_F       ;
    

  265.       ROW2_F: n_state = ROW1_ADDR    ;
    

  266.      default: n_state = n_state      ;
    

  267.    endcase 
    

  268.    end   
    


  269. 

  270.    assign lcd_rw = 0;
    

  271.    always  @(posedge clk or negedge rst)begin
    

  272.        if(rst==1'b0)begin
    

  273.            lcd_rs <= 0 ;   //order or data  0: order 1:data
    

  274.        end
    

  275.        else if(write_flag == 1)begin
    

  276.            if((n_state==SET_FUNCTION)||(n_state==DISP_OFF)||
    

  277.               (n_state==DISP_CLEAR)||(n_state==ENTRY_MODE)||
    

  278.               (n_state==DISP_ON ) ||(n_state==ROW1_ADDR)||
    

  279.               (n_state==ROW2_ADDR))begin
    

  280.            lcd_rs<=0 ;
    

  281.            end 
    

  282.            else  begin
    

  283.            lcd_rs<= 1;
    

  284.            end
    

  285.        end
    

  286.        else begin
    

  287.            lcd_rs<=lcd_rs;
    

  288.        end     
    

  289.    end                   
    


  290. 

  291.    always  @(posedge clk or negedge rst)begin
    

  292.        if(rst==1'b0)begin
    

  293.            lcd_data<=0 ;
    

  294.        end
    

  295.        else  if(write_flag)begin
    

  296.            case(n_state)
    


  297. 

  298.                  IDLE: lcd_data <= 8'hxx;
    

  299.          SET_FUNCTION: lcd_data <= 8'h38; //2*16 5*8 8λ����
    

  300.              DISP_OFF: lcd_data <= 8'h08;
    

  301.            DISP_CLEAR: lcd_data <= 8'h01;
    

  302.            ENTRY_MODE: lcd_data <= 8'h06;
    

  303.            DISP_ON   : lcd_data <= 8'h0c;  //��ʾ���ܿ���û�й��꣬�Ҳ���˸��
    

  304.             ROW1_ADDR: lcd_data <= 8'h80; //00+80
    

  305.                ROW1_0: lcd_data <= row_1 [127:120];
    

  306.                ROW1_1: lcd_data <= row_1 [119:112];
    

  307.                ROW1_2: lcd_data <= row_1 [111:104];
    

  308.                ROW1_3: lcd_data <= row_1 [103: 96];
    

  309.                ROW1_4: lcd_data <= row_1 [ 95: 88];
    

  310.                ROW1_5: lcd_data <= row_1 [ 87: 80];
    

  311.                ROW1_6: lcd_data <= row_1 [ 79: 72];
    

  312.                ROW1_7: lcd_data <= row_1 [ 71: 64];
    

  313.                ROW1_8: lcd_data <= row_1 [ 63: 56];
    

  314.                ROW1_9: lcd_data <= row_1 [ 55: 48];
    

  315.                ROW1_A: lcd_data <= row_1 [ 47: 40];
    

  316.                ROW1_B: lcd_data <= row_1 [ 39: 32];
    

  317.                ROW1_C: lcd_data <= row_1 [ 31: 24];
    

  318.                ROW1_D: lcd_data <= row_1 [ 23: 16];
    

  319.                ROW1_E: lcd_data <= row_1 [ 15:  8];
    

  320.                ROW1_F: lcd_data <= row_1 [  7:  0];
    


  321. 

  322.             ROW2_ADDR: lcd_data <= 8'hc0;      //40+80
    

  323.                ROW2_0: lcd_data <= row_2 [127:120];
    

  324.                ROW2_1: lcd_data <= row_2 [119:112];
    

  325.                ROW2_2: lcd_data <= row_2 [111:104];
    

  326.                ROW2_3: lcd_data <= row_2 [103: 96];
    

  327.                ROW2_4: lcd_data <= row_2 [ 95: 88];
    

  328.                ROW2_5: lcd_data <= row_2 [ 87: 80];
    

  329.                ROW2_6: lcd_data <= row_2 [ 79: 72];
    

  330.                ROW2_7: lcd_data <= row_2 [ 71: 64];
    

  331.                ROW2_8: lcd_data <= row_2 [ 63: 56];
    

  332.                ROW2_9: lcd_data <= row_2 [ 55: 48];
    

  333.                ROW2_A: lcd_data <= row_2 [ 47: 40];
    

  334.                ROW2_B: lcd_data <= row_2 [ 39: 32];
    

  335.                ROW2_C: lcd_data <= row_2 [ 31: 24];
    

  336.                ROW2_D: lcd_data <= row_2 [ 23: 16];
    

  337.                ROW2_E: lcd_data <= row_2 [ 15:  8];
    

  338.                ROW2_F: lcd_data <= row_2 [  7:  0];
    

  339.            endcase                     
    

  340.        end
    

  341.        else
    

  342.               lcd_data<=lcd_data ;
    

  343.    end
    


  344. 


  345. 


  346. 


  347. 


  348. 

  349. assign sda=(link)? sda_buf:1'bz;
    


  350. 

  351. reg [19:0] tics;
    

  352. always @(posedge clk or negedge rst)
    

  353. begin
    

  354.         if(!rst)
    

  355.                 tics<=0;
    

  356.         else if(tics==20'hfffff)
    

  357.                         tics<=0;
    

  358.         else
    

  359.                 tics<=tics+1;
    


  360. 

  361. end
    


  362. 

  363. always@(posedge clk or negedge rst)
    

  364. begin
    

  365.         if(!rst)
    

  366.                 cnt_delay<=0;
    

  367.         else begin
    

  368.                 if(start_delaycnt) begin
    

  369.                         if(cnt_delay!=20'd80)
    

  370.                                 cnt_delay<=cnt_delay+1;
    

  371.                         else
    

  372.                                 cnt_delay<=0;
    

  373.                  end
    

  374.          end
    

  375. end
    


  376. 

  377. always@(posedge clk or negedge rst)
    

  378. begin
    

  379.         if(!rst) begin
    

  380.                 clk_div<=0;
    

  381.                 phase0<=0;
    

  382.                 phase1<=0;
    

  383.                 phase2<=0;
    

  384.                 phase3<=0;
    

  385.          end
    

  386.         else begin
    

  387.                 if(clk_div!=div_parameter-1)
    

  388.                         clk_div<=clk_div+1;
    

  389.                 else
    

  390.                         clk_div<=0;
    

  391.                 if(phase0)
    

  392.                         phase0<=0;        
    

  393.                 else if(clk_div==99) 
    

  394.                         phase0<=1;
    

  395.                 if(phase1)
    

  396.                         phase1<=0;
    

  397.                 else if(clk_div==24)
    

  398.                         phase1<=1;
    

  399.                 if(phase2)
    

  400.                         phase2<=0;
    

  401.                 else if(clk_div==49)
    

  402.                         phase2<=1;
    

  403.                 if(phase3)
    

  404.                         phase3<=0;
    

  405.                 else if(clk_div==74)
    

  406.                         phase3<=1;
    

  407.          end
    

  408. end
    


  409. 


  410. 

  411. ///////////////////////////EEPROM/////////////
    

  412. always@(posedge clk or negedge rst)
    

  413. begin
    

  414.         if(!rst) begin
    

  415.                 start_delaycnt<=0;
    

  416.                 main_state<=2'b00;
    

  417.                 i2c_state<=ini;
    

  418.                 inner_state<=start;
    

  419.                 scl<=1;
    

  420.                 sda_buf<=1;
    

  421.                 link<=0;
    

  422.                 ledn1<=1;
    

  423.                 ledn2<=1;
    

  424.                 ledn3<=1;
    

  425.                 ledn4<=1;
    

  426.                 readData_reg<=0;
    

  427.                 addr<=8'h40;
    

  428.          end
    

  429.         else begin
    

  430.                 case(main_state)
    

  431.                         2'b00: begin  
    

  432.                                 
    

  433.                                 scl<=1;
    

  434.                                 sda_buf<=1;
    

  435.                                 link<=0;
    

  436.                                 inner_state<=start;
    

  437.                                 i2c_state<=ini;
    

  438.                                 if(cnt_delay==0)
    

  439.                                                 start_delaycnt<=1;
    

  440.                                 else if(cnt_delay==20'd80) begin
    

  441.                                                 start_delaycnt<=0;
    

  442.                                                 
    

  443.                                                         main_state<=2'b10;
    

  444.                                  end
    

  445.                          end
    

  446.                         
    

  447.                         2'b10: begin 
    

  448.                                 if(phase0)
    

  449.                                         scl<=1;
    

  450.                                 else if(phase2)
    

  451.                                         scl<=0;
    

  452.                                         
    

  453.                                 case(i2c_state)
    

  454.                                 ini: begin   
    

  455.                                         case(inner_state)
    

  456.                                                 start: begin
    

  457.                                                         if(phase1) begin
    

  458.                                                                 link<=1;
    

  459.                                                                 sda_buf<=0;
    

  460.                                                          end
    

  461.                                                         if(phase3&&link) begin
    

  462.                                                                 inner_state<=first;
    

  463.                                                                 sda_buf<=1;
    

  464.                                                                 link<=1;
    

  465.                                                          end
    

  466.                                                  end
    

  467.                                                 first: 
    

  468.                                                         if(phase3) begin
    

  469.                                                                 sda_buf<=0;
    

  470.                                                                 link<=1;
    

  471.                                                                 inner_state<=second;
    

  472.                                                          end
    

  473.                                                 second:
    

  474.                                                         if(phase3) begin
    

  475.                                                                 sda_buf<=0;
    

  476.                                                                 link<=1;
    

  477.                                                                 inner_state<=third;
    

  478.                                                          end
    

  479.                                                 third:
    

  480.                                                         if(phase3) begin
    

  481.                                                                 sda_buf<=1;
    

  482.                                                                 link<=1;
    

  483.                                                                 inner_state<=fourth;
    

  484.                                                          end
    

  485.                                                 fourth:
    

  486.                                                         if(phase3) begin
    

  487.                                                                 sda_buf<=0;
    

  488.                                                                 link<=1;
    

  489.                                                                 inner_state<=fifth;
    

  490.                                                          end
    

  491.                                                 fifth:
    

  492.                                                         if(phase3) begin
    

  493.                                                                 sda_buf<=0;
    

  494.                                                                 link<=1;
    

  495.                                                                 inner_state<=sixth;
    

  496.                                                          end
    

  497.                                                 sixth:
    

  498.                                                         if(phase3) begin
    

  499.                                                                 sda_buf<=0;
    

  500.                                                                 link<=1;
    

  501.                                                                 inner_state<=seventh;
    

  502.                                                          end
    

  503.                                                 seventh:
    

  504.                                                         if(phase3) begin
    

  505.                                                                 sda_buf<=0;
    

  506.                                                                 link<=1;
    

  507.                                                                 inner_state<=eighth;
    

  508.                                                          end
    

  509.                                                 eighth:
    

  510.                                                         if(phase3) begin
    

  511.                                                                 link<=0;
    

  512.                                                                 inner_state<=ack;
    

  513.                                                          end
    

  514.                                                 ack: begin
    

  515.                                                         if(phase0) 
    

  516.                                                                 
    

  517.                                                                         sda_buf<=sda;
    

  518.                                                                 
    

  519.                                                         if(phase1) begin
    

  520.                                                                 if(sda_buf==1) 
    

  521.                                                                         //begin
    

  522.                                                                                 main_state<=2'b00;
    

  523.                                                                                 //main_state<=2'b11;
    

  524.                                                                 
    

  525.                                                          end
    

  526.                                                         if(phase3) begin
    

  527.                                                                 link<=1;
    

  528.                                                                 
    

  529.                                                                 sda_buf<=addr[7];
    

  530.                                                                 inner_state<=first;
    

  531.                                                                 i2c_state<=sendaddr;
    

  532.                                                         end
    

  533.                                                  end
    

  534.                                         endcase
    

  535.                                 end
    

  536.                                 sendaddr: begin
    

  537.                                         case(inner_state)
    

  538.                                                 first: 
    

  539.                                                         if(phase3) begin
    

  540.                                                                 link<=1;
    

  541.                                                                 sda_buf<=addr[6];
    

  542.                                                                 inner_state<=second;
    

  543.                                                          end
    

  544.                                                 second:
    

  545.                                                         if(phase3) begin
    

  546.                                                                 link<=1;
    

  547.                                                                 sda_buf<=addr[5];
    

  548.                                                                 inner_state<=third;
    

  549.                                                          end
    

  550.                                                 third:
    

  551.                                                         if(phase3) begin
    

  552.                                                                 link<=1;
    

  553.                                                                 sda_buf<=addr[4];
    

  554.                                                                 inner_state<=fourth;
    

  555.                                                          end
    

  556.                                                 fourth:
    

  557.                                                         if(phase3) begin
    

  558.                                                                 link<=1;
    

  559.                                                                 sda_buf<=addr[3];
    

  560.                                                                 inner_state<=fifth;
    

  561.                                                          end
    

  562.                                                 fifth:
    

  563.                                                         if(phase3) begin
    

  564.                                                                 link<=1;
    

  565.                                                                 sda_buf<=addr[2];
    

  566.                                                                 inner_state<=sixth;
    

  567.                                                          end
    

  568.                                                 sixth:
    

  569.                                                         if(phase3) begin
    

  570.                                                                 link<=1;
    

  571.                                                                 sda_buf<=addr[1];
    

  572.                                                                 inner_state<=seventh;
    

  573.                                                          end
    

  574.                                                 seventh:
    

  575.                                                         if(phase3) begin
    

  576.                                                                 link<=1;
    

  577.                                                                 sda_buf<=addr[0];
    

  578.                                                                 inner_state<=eighth;
    

  579.                                                          end
    

  580.                                                 eighth:
    

  581.                                                         if(phase3) begin
    

  582.                                                                 link<=0;
    

  583.                                                                 inner_state<=ack;
    

  584.                                                          end
    

  585.                                                 ack: begin
    

  586.                                                         if(phase0) 
    

  587.                                                                 sda_buf<=sda;
    

  588.                                                         if(phase1) begin
    

  589.                                                                 if(sda_buf==1) 
    

  590.                                                                         main_state<=2'b00;
    

  591.                                                                         //main_state<=2'b11;
    

  592.                                                          end
    

  593.                                                         if(phase3) begin
    

  594.                                                                 link<=1;
    

  595.                                                                 sda_buf<=1;
    

  596.                                                                 inner_state<=start;
    

  597.                                                                 i2c_state<=read_ini;
    

  598.                                                          end
    

  599.                                                  end
    

  600.                                          endcase
    

  601.                                  end
    

  602.                                 read_ini: begin 
    

  603.                                 case(inner_state)
    

  604.                                                 start: begin
    

  605.                                                         if(phase1) begin
    

  606.                                                                 link<=1;
    

  607.                                                                 sda_buf<=0;
    

  608.                                                          end
    

  609.                                                         if(phase3&&link) begin
    

  610.                                                                 inner_state<=first;
    

  611.                                                                 sda_buf<=1;
    

  612.                                                                 link<=1;
    

  613.                                                          end
    

  614.                                                  end
    

  615.                                                 first: 
    

  616.                                                         if(phase3) begin
    

  617.                                                                 sda_buf<=0;
    

  618.                                                                 link<=1;
    

  619.                                                                 inner_state<=second;
    

  620.                                                          end
    

  621.                                                 second:
    

  622.                                                         if(phase3) begin
    

  623.                                                                 sda_buf<=0;
    

  624.                                                                 link<=1;
    

  625.                                                                 inner_state<=third;
    

  626.                                                          end
    

  627.                                                 third:
    

  628.                                                         if(phase3) begin
    

  629.                                                                 sda_buf<=1;
    

  630.                                                                 link<=1;
    

  631.                                                                 inner_state<=fourth;
    

  632.                                                          end
    

  633.                                                 fourth:
    

  634.                                                         if(phase3) begin
    

  635.                                                                 sda_buf<=0;
    

  636.                                                                 link<=1;
    

  637.                                                                 inner_state<=fifth;
    

  638.                                                          end
    

  639.                                                 fifth:
    

  640.                                                         if(phase3) begin
    

  641.                                                                 sda_buf<=0;
    

  642.                                                                 link<=1;
    

  643.                                                                 inner_state<=sixth;
    

  644.                                                          end
    

  645.                                                 sixth:
    

  646.                                                         if(phase3) begin
    

  647.                                                                 sda_buf<=0;
    

  648.                                                                 link<=1;
    

  649.                                                                 inner_state<=seventh;
    

  650.                                                         end
    

  651.                                                 seventh:
    

  652.                                                         if(phase3) begin
    

  653.                                                                 sda_buf<=1;
    

  654.                                                                 link<=1;
    

  655.                                                                 inner_state<=eighth;
    

  656.                                                          end
    

  657.                                                 eighth:
    

  658.                                                         if(phase3) begin
    

  659.                                                                 link<=0;
    

  660.                                                                 inner_state<=ack;
    

  661.                                                          end
    

  662.                                                 ack: begin
    

  663.                                                         if(phase0) 
    

  664.                                                                 sda_buf<=sda;
    

  665.                                                         if(phase1) begin
    

  666.                                                                 if(sda_buf==1) 
    

  667.                                                                         main_state<=2'b00;
    

  668.                                                                         //main_state<=2'b11;
    

  669.                                                          end
    

  670.                                                         if(phase3) begin
    

  671.                                                                 link<=0;
    

  672.                                                                 inner_state<=first;
    

  673.                                                                 i2c_state<=read_data;
    

  674.                                                          end
    

  675.                                                  end
    

  676.                                         endcase
    

  677.                                 end
    

  678.                                 read_data: begin  
    

  679.                                         case(inner_state)
    

  680.                                                 first: begin
    

  681.                                                         if(phase0)
    

  682.                                                                 sda_buf<=sda;
    

  683.                                                         if(phase1) begin
    

  684.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  685.                                                                 readData_reg[0]<=sda;
    

  686.                                                          end
    

  687.                                                         if(phase3)
    

  688.                                                                 inner_state<=second;
    

  689.                                                  end
    

  690.                                                 second: begin
    

  691.                                                         if(phase0)
    

  692.                                                                 sda_buf<=sda;
    

  693.                                                         if(phase1) begin
    

  694.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  695.                                                                 readData_reg[0]<=sda;
    

  696.                                                          end
    

  697.                                                         if(phase3)
    

  698.                                                                 inner_state<=third;
    

  699.                                                  end
    

  700.                                                 third: begin
    

  701.                                                         if(phase0)
    

  702.                                                                 sda_buf<=sda;
    

  703.                                                         if(phase1) begin
    

  704.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  705.                                                                 readData_reg[0]<=sda;
    

  706.                                                          end
    

  707.                                                         if(phase3)
    

  708.                                                                 inner_state<=fourth;                                                        
    

  709.                                                  end
    

  710.                                                 fourth: begin
    

  711.                                                         if(phase0)
    

  712.                                                                 sda_buf<=sda;
    

  713.                                                         if(phase1) begin
    

  714.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  715.                                                                 readData_reg[0]<=sda;
    

  716.                                                          end
    

  717.                                                         if(phase3)
    

  718.                                                                 inner_state<=fifth;                                                        
    

  719.                                                  end
    

  720.                                                 fifth: begin
    

  721.                                                         if(phase0)
    

  722.                                                                 sda_buf<=sda;
    

  723.                                                         if(phase1) begin
    

  724.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  725.                                                                 readData_reg[0]<=sda;
    

  726.                                                          end
    

  727.                                                         if(phase3)
    

  728.                                                                 inner_state<=sixth;                                                        
    

  729.                                                  end
    

  730.                                                 sixth: begin
    

  731.                                                         if(phase0)
    

  732.                                                                 sda_buf<=sda;
    

  733.                                                         if(phase1) begin
    

  734.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  735.                                                                 readData_reg[0]<=sda;
    

  736.                                                          end
    

  737.                                                         if(phase3)
    

  738.                                                                 inner_state<=seventh;                                                                
    

  739.                                                  end
    

  740.                                                 seventh: begin
    

  741.                                                         if(phase0)
    

  742.                                                                 sda_buf<=sda;
    

  743.                                                         if(phase1) begin
    

  744.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  745.                                                                 readData_reg[0]<=sda;
    

  746.                                                          end
    

  747.                                                         if(phase3)
    

  748.                                                                 inner_state<=eighth;                                                                
    

  749.                                                  end
    

  750.                                                 eighth: begin
    

  751.                                                         if(phase0)
    

  752.                                                                 sda_buf<=sda;
    

  753.                                                         if(phase1) begin
    

  754.                                                                 readData_reg[7:1]<=readData_reg[6:0];
    

  755.                                                                 readData_reg[0]<=sda;
    

  756.                                                          end
    

  757.                                                         if(phase3) 
    

  758.                                                                 inner_state<=ack;
    

  759.                                                  end
    

  760.                                                 ack: begin
    

  761.                                                         if(phase3) begin
    

  762.                                                                 link<=1;
    

  763.                                                                 sda_buf<=0;
    

  764.                                                                 inner_state<=stop;
    

  765.                                                          end
    

  766.                                                  end
    

  767.                                                 stop: begin
    

  768.                                                         /*if(phase1) 
    

  769.                                                                 sda_buf<=1;
    

  770.                                                                 
    

  771.                                                                 ledn1<=0;
    

  772.                                                         if(phase3) begin
    

  773.                                                                 link<=0;
    

  774.                                                                 inner_state<=first;
    

  775.                                                                 i2c_state<=read_s1;
    

  776.                                                                 ledn2<=0;
    

  777.                                                          end*/
    

  778.                                                          ledn3<=1;
    

  779.                                                          if(phase1) 
    

  780.                                                                 sda_buf<=1;
    

  781.                                                         if(phase3) 
    

  782.                                                                 i2c_state<=read_s1;
    

  783.                                                  end
    

  784.                                                 
    

  785.                                                  
    

  786.                                                  default:
    

  787.                                                         ;
    

  788.                                          endcase
    

  789.                                  end
    

  790.                          read_s1:
    

  791.                                 i2c_state<=read_s2;
    

  792.                          read_s2:
    

  793.                                 i2c_state<=read_s3;
    

  794.                          read_s3:
    

  795.                                 i2c_state<=read_s4;
    

  796.                          read_s4:
    

  797.                                 i2c_state<=read_s5;
    

  798.                          read_s5:
    

  799.                                 i2c_state<=read_s6;
    

  800.                          read_s6:
    

  801.                                 i2c_state<=read_s7;
    

  802.                          read_s7:
    

  803.                                 i2c_state<=read_s8;
    

  804.                          read_s8:
    

  805.                                 i2c_state<=read_s9;
    

  806.                          read_s9:
    

  807.                                 i2c_state<=read_s10;
    

  808.                          read_s10:
    

  809.                                 i2c_state<=read_s11;
    

  810.                          read_s11:
    

  811.                                 i2c_state<=read_s12;
    

  812.                          read_s12:
    

  813.                                 
    

  814.                                 
    

  815.                                 begin
    

  816.                                         if(tics[19])
    

  817.                                                 begin
    

  818.                                                         adc_data<=readData_reg;
    

  819.                                                         main_state<=2'b00;
    

  820.                                                         i2c_state<=ini;
    

  821.                                                         inner_state<=start;
    

  822.                                                         ledn3<=0;
    

  823.                                                 end
    

  824.                                         else
    

  825.                                                 i2c_state<=read_s12;
    

  826.                                 end
    

  827.                          default:
    

  828.                                 
    

  829.                                         
    

  830.                                         ;
    

  831.                                 
    

  832.                          endcase
    

  833.                 end
    

  834.                 
    

  835.          endcase
    

  836.  end
    

  837. end
    

  838.                                 
    


  839. 

  840. assign led1=ledn1;
    

  841. assign led2=ledn2;
    

  842. assign led3=ledn3;
    

  843. assign led4=ledn4;
    


  844. 


  845. 


  846. 

  847. endmodule
请高手指教，哪里有错？谢谢！我是参考例程AR24C04的程序改的。
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