xilinx rapidio ip核如何仿真

最近在做两块FPGA进行通信工作，用rapidio去实现，在ise13.4中生成ip后，如何进行仿真，或者chipscope逻辑分析，请大家多多指教。

:)生成后。里面自带一个目录simulation.

目录simulation里面的东西可以直接仿真吗？为什么我的不行，仿真出来没有相应信号波形？

有没有哪位高手能帮我指点一下？

目录simulation里面的东西可以直接仿真吗？为什么我的不行，仿真出来没有相应信号波形？
lyfault0815 发表于 2012-10-11 21:20

看文档说明。当然可以了

生成RapidIO IP核后产生以下文件（图一），然后打开工程直接编译，根据文档说明，对ucf进行检查后Implement，总是出现错误（图二），ucf和文档里面说的一样，请问以下如何修改，如果把phy_4x_ser_clk/UCLK中的phy_4x_ser_clk/去掉则相应才错误就没有了，但是这样UCLK应该是顶层的，这个错误和文件路径等有没有关系？请多多帮助，谢谢！

要看准，例子里面使用的器件类型。

另外建议重新建工程，然后把相关文件都拷出来。包括NGC等等。

ucf文件是这样的（图三），ucf文件约束的信号只能是最顶层的信号吗？

位置是只能顶层
时序的随便。

我直接把时序约束先去掉了，只剩下管脚约束，这样可以通过，这样做可以吗？对于仿真有什么影响？还想请教一下，这个RapidIO的IP核生成后使用example_design的时候，还需要自己写一些接口逻辑程序吗？还有我自己建了一个CDC文件，完成后找不到信号，无法添加信号，这是怎么回事，是example_design/chipscope里面的文件的问题，还是程序本身的问题。多谢指教！

重新生成一遍

请问普通的license文件，生成rapidIO的IP核，能用吗？生成的时候提示（图一），然后在工程里面的相应的文件给的是NGC文件而不是.v文件（图二），实现的时候出错，错误的地方刚好是那些文件里的信号。这些错误和license有没有关系。

请问普通的license文件，生成rapidIO的IP核，能用吗？生成的时候提示（图一），然后在工程里面的相应的文件给的是NGC文件而不是.v文件（图二），实现的时候出错，错误的地方刚好是那些文件里的信号。这些错误和licen ...
yangjia880313 发表于 2012-10-15 15:17

能生成。

用NGC，.v是仿真文件。

请问您做过rapidIO吗？能帮忙指导一下吗？刚刚开始做，不太懂这个！

在生成 rapidIO core的文件夹内有sim用的目录，里面有tb
你要修改tb里面的激励。
在仿真中加入TB  SRC 即可
工具用modelsim VCS 。。。。都可以

请问您做过rapidIO吗？能帮忙指导一下吗？刚刚开始做，不太懂这个！
yangjia880313 发表于 2012-10-15 15:53

对于IP核有什么不懂的？
你有那么多文件，我也同样那么多，自己摸索一下就可以了。
而且xiao6666说的已经很好了

在生成 rapidIO core的文件夹内有sim用的目录，里面有tb
你要修改tb里面的激励。
在仿真中加入TB  SRC 即可
工具用modelsim VCS 。。。。都可以
chencsw 发表于 2012-10-17 19:45

是的，这个还是比较简单的

搞了快两周了，rapidIO的IP核中的example_design倒是综合编译通过了，也通过modelsim仿真成功。但是对于user里面的那些程序里的参数配置，传输方式等怎么实现怎么修改还没搞清楚，还得继续努力，多谢大家对我的帮助，谢谢！

搞了快两周了，rapidIO的IP核中的example_design倒是综合编译通过了，也通过modelsim仿真成功。但是对于user里面的那些程序里的参数配置，传输方式等怎么实现怎么修改还没搞清楚，还得继续努力，多谢大家对我的帮助 ...
yangjia880313 发表于 2012-10-19 17:53

那就是协议的事情了，哥就帮助不了你了。
快说谢谢猴哥