检测边沿问题

大家帮忙比较下面两种边沿信号的检测程序那个好，优势何在
reg [1:0] SCKr;                          //内部寄存器
always @(posedge clk)
SCKr <= {SCKr[1], SCK}; //内部寄存器对SCK计数

wire SCK_risingedge = (SCKr[1:0]==2'b01);  //检测出SCK的上升沿
wire SCK_fallingedge = (SCKr[1:0]==2'b10);  //检测出SCK的下降沿
还有下面这种方法



reg [2:0] SCKr;                          //内部寄存器
always @(posedge clk)
SCKr <= {SCKr[2：1], SCK}; //内部寄存器对SCK计数

wire SCK_risingedge = (SCKr[2:1]==2'b01);  //检测出SCK的上升沿
//wire SCK_fallingedge = (SCKr[2:1]==2'b10);  //检测出SCK的下降沿

怎么都是过来看帖没人回帖的啊

老兄，呵呵，刚开始学FPGA吧。那种写的都不好。第一种：会引入很多毛刺，不提倡这么写。第二种：在你的技术上稍改会好些
reg [2:0] SCKr;                          //内部寄存器
always @(posedge clk)
SCKr <= {SCKr[1：0], SCK}; //内部寄存器对SCK计数

wire SCK_risingedge = (SCKr[2:0]==3'b011);  //检测出SCK的上升沿
//wire SCK_fallingedge = (SCKr[2:1]==2'b10);  //检测出SCK的下降沿

wangqiyin 发表于 2013-2-28 15:36
老兄，呵呵，刚开始学FPGA吧。那种写的都不好。第一种：会引入很多毛刺，不提倡这么写。第二种：在你的技术 ...

你的方法很好啊学习了！

廊桥拾梦 发表于 2013-3-14 15:19
你的方法很好啊学习了！

嗯嗯，不错

方法不错啊

如果采样时钟比检测信号频率高很多的话，最好每三个以上的采样时钟检一次。

ifpga 发表于 2013-3-27 13:36

怎么了？