高速总线的可测性设计

发表于 2014-3-28 10:45

用高速总线（比如serial rapidio）连接单板上的两个芯片，pcb应该怎样走线才有更好的可测性？很多**推荐这种走线的测试点应该是就是一段暴露的track，但是好像一般推荐高速总线走在中间层，这样两个芯片之间的连线就没有暴露在外面可以接探头的铜皮了。不知道各位怎样处理这样的问题？

发表于 2014-3-28 23:04

如果一定的测试，只能做些信号质量上的牺牲了。

发表于 2014-3-29 14:19

包地离模拟远点邻层最好也是地

发表于 2015-2-22 10:47

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