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关于FPGA的RAM核引脚

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 楼主| 小敏敏 发表于 2015-6-10 09:58 | 显示全部楼层 |阅读模式
FPGA, RAM, 引脚, FIFO, 管脚
现有一电路，fifo连接FPGA，由fifo出来的数据直接送给FPGA，但是因为数字信号不好观察，因此想通过FPGA里面的RAM存储数据，然后后面模拟一个DA，观察信号。问题是RAM核的地址管脚和时钟管脚应该怎么连接？
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