问答21ic问答首页 - FPGA管脚输出 直接寄存器输出有什么缺点吗
FPGA管脚输出 直接寄存器输出有什么缺点吗
我手里有一份代码，里面管脚输出都是用assign转2次输出，直接寄存器输出有什么缺点吗？
output b; //输出管脚
assign b1 <= b0;
assign b <= b1;
always@(posedge clk)
begin
b0 <= x;
end
output b; //输出管脚
assign b1 <= b0;
assign b <= b1;
always@(posedge clk)
begin
b0 <= x;
end
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2023-01-14
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