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本帖最后由 LINGXUEG 于 2025-7-17 11:15 编辑
VHDL是美国军方组织开发的在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。
Verilog 描述的硬件属于并行结构。而 Verilog 的仿真软件是顺序执行的。
Verilog 中对模块的不同调用是不同的，即使调用的是同一个模块，必须用不同的名字来指定。
C 语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。
比较起来， Verilog 语言只是针对硬件描述的，在别处使用（如用于算法表达等）并不方便。
而且 Verilog 的仿真、综合、查错工具等大部分软件都是商业软件，与 C 语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。
所以，只有在 C 语言的配合使用下，Verilog 才能更好地发挥作用。
C 语言没有时间关系，转换后的 Verilog 程序必须要能做到没有任何外加的人工延时信号，
也就是必须表达为有限状态机，即 RTL 级的 Verilog，
否则将无法使用综合工具把 Verilog 源代码转化为门级逻辑。
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