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[Actel FPGA]

请教生成PLL模块

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楼主
owenfigo|  楼主 | 2008-5-9 11:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
PLL, ST, TE, se, Output
请教版主:

例化PLL模块
    pll33m pll33m(
                    .POWERDOWN(VCC_sig),
                    .CLKA(clk48m),
                    .GLA(clk11m),
                    .GLB(fasterclk)
                 );
时出错:
Error: CMP441: The design uses the output GLB/YB of the PLL instance pll33m/Core in the bypass mode.Secondary outputs are not available in the bypass mode.
        Regenerate your PLL using the latest version of SmartGen.

该如何解决?
谢谢版主!

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沙发
zlgactel| | 2008-5-10 19:25 | 只看该作者

您好

能把PLL配置图贴出来吗？

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