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[Actel FPGA] 请教生成PLL模块

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1777|1
 楼主| owenfigo 发表于 2008-5-9 11:24 | 显示全部楼层 |阅读模式
PLL, ST, TE, se, Output
请教版主:<br /><br />例化PLL模块<br />&nbsp;&nbsp;&nbsp;&nbsp;pll33m&nbsp;pll33m(<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;.POWERDOWN(VCC_sig),<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;.CLKA(clk48m),<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;.GLA(clk11m),<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;.GLB(fasterclk)<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;);<br />时出错:<br />Error:&nbsp;CMP441:&nbsp;The&nbsp;design&nbsp;uses&nbsp;the&nbsp;output&nbsp;GLB/YB&nbsp;of&nbsp;the&nbsp;PLL&nbsp;instance&nbsp;pll33m/Core&nbsp;in&nbsp;the&nbsp;bypass&nbsp;mode.Secondary&nbsp;outputs&nbsp;are&nbsp;not&nbsp;available&nbsp;in&nbsp;the&nbsp;bypass&nbsp;mode.<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Regenerate&nbsp;your&nbsp;PLL&nbsp;using&nbsp;the&nbsp;latest&nbsp;version&nbsp;of&nbsp;SmartGen.<br /><br />该如何解决?<br />谢谢版主!<br /><br />
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zlgactel 发表于 2008-5-10 19:25 | 显示全部楼层

您好

能把PLL配置图贴出来吗？
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