最近看到一个verilog的例子，如下：
module prog_top(addr,CE,nCS0,nCS1);
input[18:17] addr;
input CE;
output nCS0,nCS1;
wire[2:0] fpga_cs;
assign fpga_cs[0] = (CE | addr[18] | addr[17]);
assign fpga_cs[1] = (CE | addr[18] | ~addr[17]);
assign nCS0 = fpga_cs[0];
assign nCS1 = fpga_cs[1];
endmodule
为什么译码“(CE | addr[18] | addr[17])”不直接对输出信号nCS0、nCS1赋值呢？这样做有什么意义吗？
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