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[Actel FPGA]

不能直接对输出信号赋值吗？要用一个变量过渡一下啊？

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楼主
yhhdsp|  楼主 | 2009-6-30 20:36 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
输出信号, ADDR, AD, DDR, ce
最近看到一个verilog的例子，如下：
module prog_top(addr,CE,nCS0,nCS1);
input[18:17]  addr;
input         CE;
output        nCS0,nCS1;
wire[2:0]     fpga_cs;

assign        fpga_cs[0] = (CE | addr[18] | addr[17]);
assign        fpga_cs[1] = (CE | addr[18] | ~addr[17]);

assign        nCS0  = fpga_cs[0];
assign        nCS1  = fpga_cs[1];

endmodule

为什么译码“(CE | addr[18] | addr[17])”不直接对输出信号nCS0、nCS1赋值呢？这样做有什么意义吗？

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沙发
beinghu| | 2009-7-3 16:29 | 只看该作者

没有特别的用意

fpga_cs会被综合掉，不存在了，跟直接对输出赋值是一模一样的。

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板凳
虚拟电路| | 2009-8-16 15:56 | 只看该作者
看看，再说吧！

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