module count(clk,rst,c_out,load); input clk; input rst; input load; output [3:0]c_out; reg [3:0]c_out; always @(posedge clk or negedge rst ) begin if(load) if(~rst) c_out<=0; else if(c_out==4'b1111) c_out<=0; else c_out<=c_out+1; end endmodule 这个为什么不能综合,是不是因为load产生了latch,要是,那我应该怎么,描述使能,谢谢各位大虾. |