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问一个VHDL的基础问题

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楼主
amtek| | 2007-9-17 15:45 | 显示全部楼层 回帖奖励 |倒序浏览

N年前俺好象也犯过同样错误


 把第一个process(clk,rst)的clk去掉,但还存在很多很多问题。你最好找个师傅先带带,不然你要走很多弯路。

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沙发
amtek| | 2007-9-18 15:35 | 显示全部楼层

所以说只去掉CLK不行


  
 process(rst,pre_state)
    begin
        if(rst='1')then
            next_state <= IDLE;
        else  --if(rising_edge(clk))then
            case pre_state is
                when IDLE =>
                    next_state <= WR1;
                when WR1 =>
                    next_state <= WR2;
                when WR2 =>    
                    next_state <= WR3;
                when WR3 =>
                    next_state <= WR4;
                when WR4 =>
                    next_state <= WR5;
                when WR5 =>
                    next_state <= WR1;
                when others=>
                    next_state <= IDLE;
            end case;
        end if;
    end process;

    以上为专业做法,你如果不理解,就需要花点时间。

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板凳
amtek| | 2007-9-19 10:36 | 显示全部楼层

我一直想在深圳业余


 我一直想在深圳业余收两个徒弟,免费传授国际专业的ASIC设计方法,可从来就没人相信,觉得天上不会掉馅饼。其实我只是想在以后筹建IC开发室时能有更多的选择。

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