VHDL-优先级语句中的前后赋值

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楼主

xyuding|

楼主 | 2007-12-18 11:28 | 只看该作者回帖奖励

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VHDL, se, RS, tca, tc

Hi，各位高手高手之高高手。
兄弟最近学习一位强人的代码，有如下片断。
原意是根据case_out产生一个时钟宽度的使能信号，软件仿真当然没问题啦。
只不过，这种利用优先级语句中的前后赋值，在最后的硬件实现中会不会产生不可预知的状态。
欢迎讨论。
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process(osc_50,hrst_n)
begin
    if hrst_n='0' then
        case_out<=(others=>'0');
    elsif rising_edge(osc_50) then
          case_out<=(others=>'0');
          case case_in is
          when "0000" =>case_out(0)<='1';
          when "0001" =>case_out(1)<='1';
          when "0010" =>case_out(2)<='1';
          when "0011" =>case_out(3)<='1';
          when others=> null;
          end case;
    end if;
end process;
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