数字设计&verilog 每周一练（一二）

发表于 2010-7-13 12:58

请问下，#U_DLY可以综合吗？

发表于 2010-7-13 16:27

请问大家下，为什么always@(posedge clk or negedge clk)这个不能用呢？

发表于 2010-7-13 19:38

pwm 0%~100% 程序：
module pwm(clk,i,o);
input clk;
input[6:0] i;
output o;
reg o;
reg[6:0] count;
parameter cnt=100;
always@(posedge clk)
begin
count<=(count==99)?0:count+1;
if(count<i)
o<=0;
else
o<=1;
end
endmodule

发表于 2010-8-9 22:07

37# flashxujun
assign 赋值的时候为什么用&& ，难道不应用&?

发表于 2010-8-9 22:09

64# 欧阳青云
好，学习了，PWM指占用比可调是么？

发表于 2010-8-18 22:20

不错的帖子, 楼主不见了？

发表于 2010-8-22 20:59

这样的活动有意思

发表于 2010-9-18 10:53

支持lz

发表于 2010-10-6 17:00

学习了，楼主

发表于 2010-10-12 16:01

正在做这几个题目...

发表于 2010-11-3 17:13

支持一下！

发表于 2010-11-6 23:43

厉害，我学了好久就忘了，只是还是用起来才有用

发表于 2010-12-24 18:33

刚开始学习它，有点迷惑。

发表于 2010-12-28 15:47

最近正在自学verilog
谢谢喽

发表于 2010-12-29 22:15

顶

发表于 2011-1-9 14:49

很好，喜欢有这样的训练，谢谢楼主，可是，第二大题还没有解决。期待

发表于 2011-1-9 14:52

机会难得，受教育了，找到答案了

发表于 2011-3-4 11:53

顶。强烈支持。只是偶什么也不会呀？请高手赐教！

发表于 2011-3-10 10:52

学习一下

发表于 2011-3-17 11:34

你这个不错，支持一下。

数字设计&verilog 每周一练（一 二）

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