哈，不是当时，是现时，就在学习。
我开始用CPLD做设计两年了，真正学习VHDL是近半年。目前手头有三块板都有CPLD，截至昨天，调通两块。另外一块曼码的不急用，不调了。
之前看过VHDL的书，不得要领。十一又进了四本，还是不得要领。主要是对语法比较陌生，更主要的是脑袋里没有电路的概念。个人理解，或者说VHDL要求，一个设计人员必须从电路单元的角度去搭建程序，VHDL是基于电路设计的编程语言，那就一定先有电路，然后再写成程序。脱离电路的程序，或者回避电路直接搞程序，都是不可取的，也很难得到正确结果。
熟练掌握数字逻辑电路，比如触发器、寄存器、锁存器、MUX、串并转换等都是最基本的电路单元，对此非常了解，组合起来才会得心应手。一个电路功能可以顺利地分解成多个电路单元，多个电路单元也能顺利地组合成一个完整的功能，我觉得这是对CPLD开发人员最基本的要求。
很久不做技术工作，这部分学习耽误了大量时间，恶补。对VHDL书籍来说，很惭愧，我用了一本10年前出的书，其中有一章，30页，就把语法说的很透彻很精准，这本书叫《电子设计自动化应用技术》。仔细阅读，抄了一遍，OK。
时序电路应该是FPGA的范畴，我不了解，不瞎说。
语言本身是小菜一碟，关键是电路设计的基本功。平时注意搜集单元电路（VHDL实现的单元电路），用时组合起来就容易了。俺这菜鸟没有老师，只有这条路可以走。
手握电路，心中无码——我的追求！
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楼主
发表于 2010-6-4 14:16
发表于 2010-6-10 20:53
