我是大学生，书上一句话不理解，帮我看看

发表于 2010-10-16 21:38

我在学数字电路，学到CMOS逻辑电路，里面谈到拉电流的工作情况：当驱动门的输出端为高电平时，将有电流从驱动门拉出而流入负载门，当负载门的个数增加的时候，总的电流将增加，会引起高电压的降低。
我不理解这句话，为什么“输出高电平”“负载门个数增加”会引起“输出电压的降低”呢？？
跪求解释！！！

ycz9999 · 发表于 2010-10-17 01:01

本帖最后由 ocon 于 2010-10-18 23:24 编辑

可以理解为输出脚内部串有个等效内阻，负载电流变大了，在内阻上产生的压降损失就变大，输出到外面的电压当然变小。

发表于 2010-10-18 12:45

负载效应。
用全电路欧姆定律分析一下就知道了

发表于 2010-10-18 13:08

同意2楼

发表于 2010-10-18 16:08

2楼

发表于 2010-10-18 16:20

2楼的

发表于 2010-10-18 20:56

2楼正解。。

发表于 2010-10-18 21:42

用全电路欧姆定律

发表于 2010-10-19 15:55

我懂了，谢谢各位！

发表于 2010-10-20 10:49

同意2楼

发表于 2010-10-20 22:05

类似于电池，外接负载多了的时候，电池两端电压就低了

chain2010 · 发表于 2010-10-21 12:46

拉的多了，人就虚了

发表于 2010-10-22 08:37

高中就学过的“全电路欧姆定律”可以解释这个问题。也就是越大电流在“内阻”上的压降越大，外边观察到的输出电压就越低。

发表于 2010-10-22 11:46

发表于 2010-10-26 13:59

对，拉多了，遭不住

发表于 2010-12-9 10:58

同意2楼

发表于 2010-12-9 17:19

跟人一样，超负荷工作，体力不支。

发表于 2010-12-9 20:09

受教啦

发表于 2010-12-9 20:10

表示同样学习中

发表于 2010-12-27 21:46

负载多了，相当于多个负载并联，这样总负载阻抗减小，而供电电源内阻阻值不变，因此输出电压降低。。。。