为什么 IIC 总线对上升时间有要求？

只看该作者 · 2017-8-21 12:18

datouyuan 发表于 2017-8-21 10:51
我前面说那么多白说了。
这信号上升时间不由IIC器件决定，是由IIC器件所在的环境决定的。他们玩耍时的实际 ...

我知道信号上升时间由环境（上拉电阻+总线电容）决定。

我意思是“按常识，如果信号上升时间是1us，快速器件（比方24c512）应该是可以接入的”。但我不明白指标中“快速器件信号上升时间最大值300ns”该如何理解。

只看该作者 · 2017-8-21 13:43

本帖最后由 datouyuan 于 2017-8-21 13:56 编辑

yb430 发表于 2017-8-21 12:18
我知道信号上升时间由环境（上拉电阻+总线电容）决定。

我意思是“按常识，如果信号上升时间是1us，快 ...

如果信号上升时间是0.990us，当然就不符合小于“快速器件信号上升时间最大值300ns”这个要求，所以在这种环境下，24c512不能工作在快速模式下，只可以工作在标准模式下，因为符合“标准器件信号上升时间最大值1000ns”这个要求。
要想24c512能工作在快速模式下，就要改变环境，使符合“快速器件信号上升时间最大值300ns”这个要求。

感觉这逻辑很简单啊，你是在玩文字游戏？

只看该作者 · 2017-8-21 16:23

datouyuan 发表于 2017-8-21 13:43
如果信号上升时间是0.990us，当然就不符合小于“快速器件信号上升时间最大值300ns”这个要求，所以在这种 ...

当然不是玩文字游戏，是真的不理解。

你这次说的，我看懂了。但我认为你说的不符合常识，常识是“高速器件应该可以在低速环境下工作”。

2万 · 2017-8-21 17:50

数字信号都有时间要求。没有时间要求也是一种要求（内部有斯密特触发器才没有时间要求）。

只看该作者 · 2017-8-22 17:49

本帖最后由 datouyuan 于 2017-8-22 17:59 编辑

yb430 发表于 2017-8-21 16:23
当然不是玩文字游戏，是真的不理解。

你这次说的，我看懂了。但我认为你说的不符合常识，常识是“高速 ...

你真看懂了？你这还不是玩文字游戏？

常识是“高速器件应该可以在低速环境下工作”

信号上升时间0nS~300uS：可高速也可低速。
信号上升时间300nS~1000uS：这是你说的低速环境吧，高速器件确实可以在低速环境下低速工作，但不能高速工作。
信号上升时间大于1000uS：连低速工作都不可靠
假如你的常识是“高速器件在低速环境下能高速工作”，那我告诉你，你这常识是错误的。

只看该作者 · 2017-8-22 20:56

datouyuan 发表于 2017-8-22 17:49
你真看懂了？你这还不是玩文字游戏？

好吧，我真没看懂你的意思，也没表达清楚我的意思。

我觉得你的说法“高速器件确实可以在低速环境下低速工作，但不能高速工作”更像文字游戏啊，确实看不懂。以上文说过的24c512为例，什么叫“在低速环境下高速工作”？

同样以24c512为例，依照芯片对每个时序的响应能力区分是高速器件还是低速器件，高速器件可以在低速环境下正常工作是常识吧？我只是不理解为何高速的要求上升沿不大于300ns，觉得似乎有矛盾，所以来此求教。

只看该作者 · 2017-8-22 21:07

或者，300ns、1000ns只是描述两种速度本身，并非芯片要求？这样理解好像就没有矛盾了。

如果是这样，那上升沿10us、甚至1ms 都不会有问题，无非就是慢点。

只看该作者 · 2017-8-23 09:06

yb430 发表于 2017-8-22 21:07
或者，300ns、1000ns只是描述两种速度本身，并非芯片要求？这样理解好像就没有矛盾了。

如果是这样，那上 ...

前面多次提到“300ns、1000ns”是芯片对环境的要求，不是对芯片的要求。

如果是这样，那上升沿10us、甚至1ms 都不会有问题，无非就是慢点。

这说法不对，假如上升沿1ms ，系统又是以高速模式操作总线，不是慢点，而是会出错。

只看该作者 · 2017-8-23 09:30

本帖最后由 yb430 于 2017-8-23 09:46 编辑

datouyuan 发表于 2017-8-23 09:06
前面多次提到“300ns、1000ns”是芯片对环境的要求，不是对芯片的要求。

你说的“假如上升时间是1ms，系统又是以高速模式操作总线” 是什么意思？难道是1MHz频率下，有1ms上升沿？我问的只是上升沿，是说如果上升沿延长，但高低电平时间不变，芯片应该可以正常工作。也就是下图中，延长tR，其他时间都不变，24C512应该可以正常工作。
所以我不理解为何要限制上升沿时间，更不理解为何快速器件允许的最大 tR 比标准器件短（300ns < 1000ns）。

只看该作者 · 2017-8-23 11:59

yb430 发表于 2017-8-23 09:30
你说的“假如上升时间是1ms，系统又是以高速模式操作总线” 是什么意思？难道是1MHz频率下，有1ms上升沿？ ...

前面的回复都能完美的解答你的疑问。
看来楼主是钻牛角尖里了，出不来了。

只看该作者 · 2017-8-23 14:04

datouyuan 发表于 2017-8-23 11:59
前面的回复都能完美的解答你的疑问。
看来楼主是钻牛角尖里了，出不来了。
...

好吧，虽然我真没看懂你的回答跟我的疑问之间有什么关系，但还是很感谢你的回答。希望能看懂的朋友再给我讲解一下，谢谢。

只看该作者 · 2017-8-23 14:43

yb430 发表于 2017-8-23 14:04
好吧，虽然我真没看懂你的回答跟我的疑问之间有什么关系，但还是很感谢你的回答。希望能看懂的朋友再给我 ...

注意，这波形本来是方波，为什么会出现图中这样的波形（有上升和下降时间）？
产生这波形的零件是高速还是低速是无关的，是环境造成的。要想得到1MHz符合要求的波形，必然对环境（上升时间）要有所要求。频率越高要求的上升时间就越短。

你可以设想一个极端的环境，上升时间为无穷大，这时将不会出现高电平，你就是给个1Hz的方波得到的也是一条直线。

只看该作者 · 2017-8-23 15:44

本帖最后由 yb430 于 2017-8-23 15:55 编辑

datouyuan 发表于 2017-8-23 14:43
注意，这波形本来是方波，为什么会出现图中这样的波形（有上升和下降时间）？
产生这波形的零件是高速还是 ...

谢谢！请参考29楼文字和图形，你回答的与我问的真的是两件事啊。

我问的是为何需要限制上升沿时间，你回答的是不限制上升沿时间总的操作频率就到不了1MHz。你的回答当然是正确的，但确实不是我关注的。

我关注的是上升沿本身的时间是否需要限制（可以接受因此大幅度放慢操作频率），300ns/1000ns是不是这个限制？。有版友提到了内部触发的问题，这是我期待的回答方式。虽然我认为那个回答说服力不够。

语文不好，词不达意，让你见笑了。

只看该作者 · 2017-8-23 16:03

本帖最后由 datouyuan 于 2017-8-23 16:07 编辑

yb430 发表于 2017-8-23 15:44
谢谢！请参考29楼文字和图形，你回答的与我问的真的是两件事啊。

我问的是为何需要限制上升沿时间，你回 ...

IIC中提到的上升沿要求就是我的那些解释。

你所关注的前面有网友提及，只要不是施密特门，所有逻辑电路都会对上升沿和下降沿有要求。
门电路是处理高低电平的，对非高非低电平的存在（上升沿和下降沿）就必须要有限制，否则会造成逻辑混乱。

只看该作者 · 2017-8-23 16:10

datouyuan 发表于 2017-8-23 16:03
IIC中提到的上升沿要求就是我的那些解释。

你所关注的前面有网友提及，只要不是施密特门，所有逻辑电路 ...

那么，我可以理解为“指标中的300ns/1000ns”与器件内逻辑电路对上升沿的要求无关，逻辑电路对上升沿当然有要求，但这里没有给出。

这个理解对吗？

只看该作者 · 2017-8-23 17:56

yb430 发表于 2017-8-23 16:10
那么，我可以理解为“指标中的300ns/1000ns”与器件内逻辑电路对上升沿的要求无关，逻辑电路对上升沿当然 ...

对，IIC输入逻辑电路对上升沿的要求远大于1000ns，甚至可能做了施密特处理。

只看该作者 · 2017-8-23 18:34

datouyuan 发表于 2017-8-23 17:56
对，IIC输入逻辑电路对上升沿的要求远大于1000ns，甚至可能做了施密特处理。 ...

谢谢，你这么说我就放心了。这也是我在27楼的意思，只是我可能没说清楚。

不知道其他版友还有没有不同的看法？

只看该作者 · 2017-8-26 00:13

应该是指I2C器件工作在标准模式时，要求上升沿在1000ns以内;工作在快速模式时，要求上升沿在300ns以内。

为什么 IIC 总线对上升时间有要求？

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