关于system verilog 和 systemc 的几点疑惑

发表于 2011-4-25 14:01

我都是用工具做这件事情的,工具的处理能力是非常死板的
这时候,在用C++建模的时候就必须考虑转换工具的处理能力
描述成工具可以理解的结构,也就是做到人和转换工具的理解是一致的
这个过程,如果工具强大,C++建模就容易;如果工具处理能力有限制,在这方面的C++建模就非常难了

发表于 2011-4-25 14:16

谢谢AUTOESL，再次感谢你的解惑！！！！！！！

发表于 2011-4-25 14:17

对于上面提到的FIFO和VGA
fifo这个东西比较容易实现工具的自动转换,至少我们的工具作这个转换非常成熟
VGA接口控制模块的话,实现起来比较费劲.
另外,转换之后的RTL仿真验证,工具也会产生相应的wrapper,把C++的testbench和转换成的硬件电路联系起来进行仿真.这样就可以做到复用C++建模中的testbench和testvector
这样,用C++搭建起来的整个系统一点都不会浪费,需要转换成硬件的部分用工具自动转换,不需要的转换的则可以通过一个wrapper成为RTL仿真的testbench
如果用手工转换的话，做RTL仿真的时候我想也需要建立对应的验证环境。

发表于 2011-4-25 14:36

各位来看贴的朋友，请给 AUTOESL的解惑，评分！！！这是我的一个小小请求，谢谢！！！

发表于 2011-4-25 14:41

各位来看贴的朋友，请给 AUTOESL的解惑，评分！！！这是我的一个小小请求，谢谢！！！

关于system verilog 和 systemc 的几点疑惑

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