Σ Δ模数转换器

3万 · 2018-7-29 16:14

本帖最后由 dirtwillfly 于 2018-7-29 16:29 编辑

问：我想使用ΣΔADC，但是有一些问题。因为它与以前我所用过的转换器似乎有明显的差别。当着手设计抗混叠滤波器时，我首先要考虑哪些问题?

答：过采样转换器的主要优点是防止混叠所需要的滤波变得十分简单。为了弄清楚为什么会这样，以及对滤波器有些什么限制，首先，让我们看一下这种转换器所使用的基本的数字信号处理方法。为了设计抗混叠滤波器，我们把ΣΔADC看作一种常规的高分辨率转换器，以远高于奈奎斯特采样速率进行采样，其后还跟一个数字采样抽取电路(decimator)和数字滤波器。进入数字抽取电路的输入信号是一种与噪声整形传递函数无关的1位位流(1-bit serial)。
对输入信号以调制器输入采样速率F ms 进行采样，F ms 比两倍的最大输入信号频率(奈奎斯特串行位速率)还要高得多。图61示出的曲线可以看作是抽取滤波器的频率响应。其中在fb和F ms -fb之间的频率成分大幅度衰减，因此可以使用数字滤波器来滤掉转换器频带范围内［0，F ms - fb］而又不包括有用带宽［0，fb ］的所有信号。但转换器不能区分是频带［0,±fb］范围内呈现的输入信号，还是［kF ms ,±fb］范围内呈现的输入信号(其中k为整数)。通过采样处理把在［kF ms ,±fb］范围内的任何信号(或噪声)都混叠到有用频带［ 0,fb］内。只能以数字采样方式工作的采样抽取滤波器对衰减这些信号无能为力。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image001.gif

图61 抽取滤波器的频率响应

因此在转换器对输入信号进行采样之前，必须用抗混叠滤波器去除［kF ms ±f b］频带内的输入噪声。

3万 · 2018-7-29 16:15

问：如果我用AD1877(1994年春天推出)，其动态范围为90 dB，那么抗混叠滤波器在F ms -fb(≈3MHz)处的衰减是否应在90 dB以上?
答：不完全这样。这里假设在接近调制器采样速率的频率处ADC有满度输入，但在大多数系统中情况完全不是这样。与混叠有关的唯一的信号输入，通常恰好正是来自传感器和转换器前级电路产生的噪声。因为这种噪声对于简单的阻容(RC)滤波器通常已足够低，所以RC滤波器完全能够作为抗混叠滤波器。(antialias filter)

3万 · 2018-7-29 16:15

问：我如何确信单极点RC滤波器能满足应用的要求?如何确定滤波器的时间常数?

答：你的应用典型地说明了频率降到所关心带宽范围内的输入信号的最大允许衰减。这样依次把最小值置于RC滤波器的-3dB点上。让我们看一下AD1877的应用实例以便进一步阐明这一点，并且或许能证明用一个单极点滤波器将提供足够的滤波。
我们假设有一个应用，关心的带宽为0～20 kHz，并且在此范围内的信号衰减不可超过01d B，或比率大于09886［电压dB=20log 10 (比率)，功率dB=10log 10 (比率)］。按照单极点滤波器的衰减公式：

比率=11+(2πfRC)2＞099，其中f=20 kHz

RC≤1-(比率)2(2πf)2(比率)2≈121 ×10 -6 s
如果选择时间常数RC=10 μs(符合元件容差)，那么-3 dB转折频率为159 kHz。现在我们可以计算滤波器的衰减，即滤波器在kF ms ±fb频带内混叠衰减至基带。假设AD1877的调制器采样速率为3072 MHz(其输出采样速率为48 kHz)，则第一频带出现在3052～3 0 92 MHz。RC滤波器在这个频带内的衰减相对全频带约为257 dB(大约0052)。在第二频带范围(6124～6164 MHz)，其衰减为318 dB(0026)。我们知道，在这两个频带(以及在频率范围内所有更高的频带)内通过滤波器耦合到ADC输入端的噪声将被混叠到基频带上，并且它们按有效值平方和的平方根(rss)的形式求和，即 n21+n22+…+n2n。对于以dB为单位给出的数据(例如DK= 20log 10 n k ，k=1，2，3，…，n)，用附录中给出的公式可直接计算： n21+n22+…+n2n =10log 10 (10 D1/10 +10 D2/10 +…+10 Dn/10 ),从而免去了计算比率的中间步骤。

对于白噪声，噪声频谱密度作为频率的一个函数是常数，并且其每一频率范围均有相同的带宽，所以每一频带对滤波器的输入都提供等量的噪声。因此，将不同频带的衰减按rss形式求和，可以得到RC滤波器的有效衰减。例如，从前两个频带产生的噪声衰减为0 0522+00262=0058，即247 dB，这与通过第一频带衰减257 dB比较，基本上与单频带的衰减作用相同。那么，在计算总混叠噪声时，我们究竟需要考虑多少个频带呢?对于本例，前面3，4，5或6个频带的rss和分别为-242，-240，-239，-238 dB。由此可见，第一个频带起主要作用，它与所有频带对噪声衰减之差都在2 dB以内。因此，通常只考虑第一个频带就足够了，除非噪声过大或含有非白噪声频谱。另外，从ADC自身来说，虽然其转换速度快，但其带宽有限，这有助于抑制高阶频带。

现在掌握了衰减，我们可以考虑噪声本身的大小。让我们保守估计(约为50%)并使滤波器有效衰减到20 dB(即01V/V)的情况。为了能计算出使用单极点滤波器时最大允许噪声谱密度，应该对混叠噪声对性能减退的最大影响作出估计。从AD1877的动态技术指标我们可以看到转换器的内部总噪声功率低于满度输入的(32 ppm)，为90 dB。如果整个系统这项指标都在0 5 dB范围内，那么总混叠噪声功率不能超过-90 dB与-895 dB之间的rss差，即-901 d B(111×10 -6 )。应用这一结果，AD1877的输入电压范围峰峰值为3 V，我们可求出混叠噪声一定不能超过3/(22)V×111×10 -6 =118 μV。如果假设将所有这些噪声全部归并到一个频带，且注明有效值噪声=NSD×BW，则噪声谱密度(NSD)

NSD＜118 μV3902 MHz×3052 MHz
=59 nV/Hz
这是后置滤波器频谱密度所允许的最大值。为了求出最大前置滤波器谱密度(MPSD)，如果以前确定的滤波器有效衰减20 dB(即比率等于10)，则有：

MPSD=10×59 nV/Hz=059 μV/Hz

显然，由于简单的RC滤波器不能满足要求，因此你的系统依次在36912MHz频域内有相当大的噪声。但是，通常你还应该注意周围环境的射频(RF)干扰的影响。

3万 · 2018-7-29 16:16

本帖最后由 dirtwillfly 于 2018-7-29 16:30 编辑

问：据我所知，ΣΔ ADC的本底噪声可能表现出某些不规则性，对此有何看**
答：大部分ΣΔ ADC在本底噪声中出现一些被称作“闲音(idle tones)” 的尖峰，通常这些尖峰信号能量很低，不足以明显影响转换器的信噪比(S／N)。尽管如此，但是在许多应用中，都不允许在白噪声本底以外很宽频谱范围内有尖峰存在。在音频应用中，例如，即使信号音(tones)比系统总噪声(0～20 kHz)低很多，在没有大的输入信号的情况下，人的耳朵仍然具有检测信号音的极好能力。
有两种闲音源，其中最常见的一种是由电压基准调制引起的。为了掌握这种机理，需要对ΣΔ ADC有一个基本的了解。这里简明扼要地介绍一下ΣΔ ADC。

如图62方框图所示，基本的ΣΔ ADC由过采样调制器及其后面的数字滤波器和抽取电路组成。调制器的输出摆幅处于两种状态(高与低，或0与1，或+1与-1)之间，并且其平均输出与输入信号幅值成正比。由于调制器的输出总是在满度(1位)摆动，所以具有很大的量化误差。然而构造调制器是为了把大部分量化噪声限制在有用带宽［0，f b］以外的频谱区。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image001.gif

图62 ΣΔADC结构框图

图63示出了对应输入信号在频率fi和F ms -fi处的两条“谱线”(单一频率)，同时整形的量化噪声曲线也示出了已经把量化噪声推移(整形)到关心的带宽［0，fb］外。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image002.gif

图63 输入信号谱线与整形的量化噪声

数字滤波器，它通常是n个分支的有限脉冲响应滤波器(ntap FIR filter)，接受高速、低分辨率(1位) 调制器的输出并且按照所要求的滤波器特性所支配的方式对n个调制器输出进行加权平均。滤波器的输出是一种高分辨率字，它可成为模数转换器输出。数字滤波器用来滤掉fb至F ms -fb频带内的“一切”信号，其中F ms 是调制器的采样速率。由于滤掉了fb至F ms - fb频带内的所有噪声，所以有可能使采样速率减小到F ms 与2fb之间的任一值而不会出现任何谱重叠(即混叠)。
从原理上讲，减小采样速率，即抽取速率，可被看作只把每第d个数字滤波器的输出送至ADC的输出，其中d为抽取因数。这将使频谱分布紧凑(如图64所示) ，从而使输出看起来如同非过采样转换器的输出。其中，上图示出的是在数字滤波之后且抽取之前调制器的输出谱图；下图示出的是在抽取之后调制器输出的谱图，即最终ADC输出。
在实际转换器中，为了降低设计和制造成本，直接将数字滤波器和抽取电路做在一起，因此可交替使用“数字滤波器”和“抽取电路”这两个词来描述处理产生转换器输出的调制器输出数字电路。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image003.gif

图64 数字滤波或抽取电路作用

现在，回到“闲音”这个问题上来。首先，让我们看一下当直流信号输入时调制器的输出情况。对于刚好是半满度值的直流输入，调制器的输出可能为高(1)或为低(0)。换句话说，脉冲密度为05，非常类似于010101这样的位流(bitstream)形式。这种规则的位流形式意味着，输出频谱将在F ms ／2(见图65中的上图)处出现一个尖峰信号。现在，如果直流输入信号稍微偏离半满度值一点儿，那么调制器输出的位流也将随之改变。调制器输出谱图(如图6 5中的下图所示)，在F ms /2-F和F ms ／2+F处有两个尖峰，F与直流信号偏离半满度值的程度成正比。如何找到一种方法把这种信号音降到基波频带，使之具有有效的数字滤波呢?回答是通过电压基准。数字输出是模拟输入与电压基准比率的一种度量。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.gif

图65 直流输入信号为半满度或偏离半满度时调制器的输出
基准幅值变化x％，会导致数字输出字的量值变化-x％。
实际上，电压基准的变化将调制ADC的输出幅度。现在的转换器可以有内部时钟，也可能有外部时钟，工作频率为F ms ／2。如果有少量的时钟脉冲耦合到电压基准电源线，那么它们会使电压基准产生很小的变化。实际上音频信号调制成F ms ／2-F和F ms ／2+F两个尖峰。由这种调制产生的一种差频是F，显然F位于我们关心的频带范围内。另外由于非线性作用也能在F的倍频处产生音频尖峰。

3万 · 2018-7-29 16:17

问：按照你的解释，好像是如果给转换器加交流信号，是否就不必担心闲音了?

答：任何交流信号通常都伴随着直流成分，该直流成分必须用调制器输出来表示，所以上述解释仍然适用。但是，如果你的系统中总直流输入失调(即转换器内部失调加外部失调)恰好为0，则这种闲音将表现为直流(0 Hz)。

在低阶(＜3阶)调制器中，闲音尖峰还有其它来源。调制器的阶数是对量化噪声整形程度的一种度量。实际上2阶调制器能够展示出直接出现在基频带的位流，即使没有基准电压调制也是如此。这也是ADI公司为交流应用设计的ΣΔ ADC采用高阶(≥3)ΣΔ调制器的原因之一。

3万 · 2018-7-29 16:17

问：那么，我怎样才能使闲音干扰ADC的概率减到最小呢?

答：要遵照转换器制造厂家推荐的布局建议和旁路方法。这不仅适用于电压基准，也适用于电源和接地。减小转换器内部电压基准所受到的影响，这是厂家的职责，但减小转换器外部干扰的影响则是系统设计者的任务。按照上述原则，用户应该把外部干扰降低到可以忽略的程度。尽管采用了适当的预防措施，但如果闲音尖峰仍然产生，那么还有一个供选择的措施。如前所述，闲音频率是直流输入信号的函数。这就有可能对ADC输入端施加足够大的直流偏置电压以便把这种闲音尖峰移到关心的带宽之外，并利用抽取滤波器将其滤除。如果用户不希望直流偏置电压通过系统传播，那么可以通过处理ADC数据的处理器将其扣除。

3万 · 2018-7-29 16:17

本帖最后由 dirtwillfly 于 2018-7-29 16:31 编辑

问：ΣΔADC的输入端为信号调节电路提供何种类型的负载?

答：这取决于转换器。有些ΣΔADC在输入端有一个缓冲器，在这种情况下输入阻抗很高，负载可以忽略。但在许多情况下，输入端直接与转换器的调制器相连。开关电容式ΣΔ调制器具有类似图66所示的简单等效电路。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image001.gif

图66 开关电容式ΣΔ调制器输入端等效电路

开关S1和S2受一个时钟的两个不同相位控制，交替地闭合。当S1闭合时，输入电容器C对输入电压采样。当S1断开时，S2闭合时，电容器C上的电荷转移到积分器上，所以电容器放电。通过计算电容器C从外电路得到的平均电荷可计算出输入阻抗。可以看出，如果在S 1断开之前，电容器C已被充足到输入电压，那么流进输入端的平均电流就像在输入端和地之间接一个1／(F sw C)Ω电阻器的作用是一样的，其中F sw 是输入电容器对输入电压的采样速率。F sw 与转换器的时钟频率成正比。这意味着，输入阻抗与转换器输出采样速率成反比。
有时由于其它一些因素，例如增益，也会影响输入阻抗。分辨率为16或24位的AD771x系列信号调节ADC就属于这种情况。这些转换器的两个输入端可设置增益为1～128 V／V。增益的调整是采用一种有效增加F sw (但保持转换器输出采样速率恒定)和结合来自多次采样的电荷的专利技术来实现的。例如，当转换器的外部时钟为10 MHz和输入增益为 1时，这种转换器的输入阻抗为23MΩ。当输入增益为8时，其输入阻抗减小至288 kΩ。

如前所述，输入阻抗可以表示流入或流出转换器的平均电流。但是，当确定ADC驱动电路的最大允许输出阻抗时，则不必考虑这种输入阻抗。另外，当S1闭合时，必须考虑电容器C的充电时间。对于直流应用，驱动电路阻抗只有足够低，才能在S1断开之前使电容器C的充电值达到所要求的精度。输入阻抗是S1关闭时间(与采样速率成正比)、电容C 及与输入端并联的外部电容C EXT (除非C EXT C)的函数。表61给出了AD7710 在各种增益和外部电容条件下选输入时钟f CLKIN =10 MHz使增益误差小于(20位)1 LSB 外部串联电阻允许值。

表61 增益误差小于 1 LSB转换器的外部串联电阻允许值
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image002.gif

对于交流应用，例如音频应用，对于64倍过采样的调制器采样速率大约为3 MHz，在电容器被切换到放电状态之前，输入电容器上的电压没有足够的建立时间达到转换器分辨率所要求的精度。实际上，只要输入电容器按照RC电路指数曲线充电，即使输入电容器被切断得过早，也只是使增益精度受到影响。
要求按照指数规律充电意味着运算放大器不能直接驱动开关电容器输入。当把一个容性负载切换到运算放大器的输出端时，其幅值会瞬间降低。运算放大器将试图改善这种情况，并且在这种过程中使其转换速率达到极限(非线性响应)，从而使输出产生极大的阻尼振荡。为改善这种状况，如图67所示，在放大器的输出端和ADC的输入端之间接一个时间常数短的R C滤波器。这个(低)电阻将放大器与开关电容隔离开来，输入端和地之间的电容提供或吸收大部分需对开关电容充电的电荷。这就保证运算放大器不再会出现负载瞬变现象。这个附加的滤波器还起到抗混叠的作用。对于具有差分输入的转换器，可采用差分开关电容输入电路，如图68所示。由于转换器的一个输入端相对地是正的，而另一个输入端则为负的，所以当两个输入开关电容交替工作时，一个输入端(负端)需要提供负电荷，同时另一个输入端则需要去除负电荷。因此在两个输入端之间接一个电容器能够使一个输入端所需要的大部分电荷能由另一个输入端有效地
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image003.gif

图67 ΣΔ ADC与运算放大器之间的RC滤波器

file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.gif
图68 带有差分输入的ΣΔ ADC的开关电容输入电路
提供，从而使往返模拟地的无用电荷传输减到最小。

3万 · 2018-7-29 16:18

问：刚才你提到开关电容，它的作用如何?是否开关电容也有滤波器的作用?
答：MOS集成电路中用来产生等效电阻的一种方法，利用开关电容器交替地接至不同电位的节点，实现电荷传输，从而产生称之为“开关电容电阻”的等效电阻，其阻值与电容器容量及开关频率成反比。对于一定的电容值，改变驱动开关的时钟频率即可改变此种等效电阻值。
利用开关电容电路的电荷转移效应可实现滤波作用。其传输函数仅由开关电路的时钟频率与电路的电容比决定。这种滤波器的稳定性高，改变外加时钟频率即可改变滤波器的频率响应特性。

3万 · 2018-7-29 16:18

问：如果输入信号超过ΣΔ ADC的输入范围会怎么样?我记得转换器要变得不稳定，是吗?
答：如果驱动ΣΔ ADC的输入信号超过规定的范围，调制器可能会暂时不稳定。但是这种不稳定用户是观察不到的，因为这种抽取电路用于接线简便的数字输出，只能看到负满度或正满度输出，就像常规的转换器预期的输出一样。

3万 · 2018-7-29 16:18

问：ΣΔ ADC的规格说明常常假定某一输入时钟频率，从而也就规定了采样速率。如果使用的时钟频率高或低于规定值，那么我能可靠地使用这种转换器吗?

答：当用指定的采样速率来表示转换器的规格的同时，我们常常规定转换器工作所需要的输入时钟频率范围。再把这个时钟频率范围转换成相应的采样速率范围。如果你打算选用的时钟频率超出规定范围太多，那会使转换器的某项性能降低。如果采样速率高于规定范围，那么在新的时钟边缘到来之前，内部开关电容电路可能达不到要求的精度。如果采样速率太低，那么电容器漏泄作用会使性能降低。

转换器的数字滤波特性(群延迟、截止频率等)都用采样速率来度量。输入阻抗(除非带缓冲输入)和功耗也与采样速率有关。

3万 · 2018-7-29 16:19

本帖最后由 dirtwillfly 于 2018-7-29 16:32 编辑

问：我打算使用ΣΔADC并且在其输入端使用多路转换器以便对多路模拟信号进行数字化。这样做会有问题吗?

答：虽然ΣΔADC由于具有抗混叠能力而有一定的吸引力，但是它不适合用于多路交流信号的场合。因为ΣΔADC的输出不仅是当前模拟输入的函数，而且也是前一次模拟输入的函数。这主要是由于数字滤波器具有存储以前输入的作用，并且调制器也具有某种存储器的作用。在多路转换应用中，从一个输入切换到下一个输入之后，在代表新输入信号的转换器输出字完成之前，全部滤波器信息中含有需要刷新的老输入信号。
试图用于交流应用场合的ΣΔADC的大多数抽取滤波器都是有限脉冲响应(F IR)滤波器，主要因为FIR具有线性相位响应。这种滤波器很容易计算去除有关老输入的任何信息的滤波器所用的时间。图69示出了FIR滤波器的结构；记录完所有的老数据点(即滤波器建立时间，filter settling time)所需要的时钟周期数等于k，即滤波器的分支数(num ber of taps)。当对应于新输入的数据通过滤波器传输并更新老数据时，根据老数据与新数据的组合计算滤波器的输出。例如AD1879，一个18位音频ADC，具有4096个分支的FIR滤波器，当工作频率为3072 MHz时，滤波器建立时间为133 ms。
在多路转换应用中ΣΔADC的有效采样速率相当低，因为它在捕获新输入有效数据点之前需要等待老的信号被刷新掉。传统的转换器由于直接转换或滤波器分级数很少，所以非常适合用于多路交流数据采集应用场合。
对于通道之间切换后有等待时间的多路直流应用场合或者通道之间不需要频繁变换的应用场合，使用ΣΔADC是非常适宜的。实际上ADI公司为了满足这种应用专门制造了带有多路转换器输入的16～24位ΣΔADC(AD771x系列)。

file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image001.gif
图69 FIR滤波器的结构

3万 · 2018-7-29 16:19

问：还请你解释一下ΣΔADC为什么不适合于某些控制场合?

答：好。因为要使系统稳定必须把控制环路延迟减到最小，这样对于要增加相当长的延迟时间的应用场合使用ΣΔADC是不适合的。但是实际的延迟时间是可以预测的。在涉及到信号变化和转换器相位延迟相当低的应用场合，转换器对控制环路的极点和零点的影响是可以忽略的。然而，即使在这种情况下，对于这种应用还是选择传统的非过采样转换器更为适宜，因为ΣΔADC为了保持相同的相位延迟仍需比传统转换器快得多的采样速率。这将为模数转换数据处理电路增加不必要的负担。

3万 · 2018-7-29 16:19

本帖最后由 dirtwillfly 于 2018-7-29 16:32 编辑

问：关于ΣΔADC的使用，还有哪些问题需要了解?

答：除了对所有的转换器都适用的接地、电源旁路去耦等通用规则以外，当用Σ ΔADC设计电路时有下述几个问题值得注意。第一个问题与输入有关。如前所述，有一些ΣΔADC(例如AD1877)有输入缓冲器，而另外一些ΣΔADC(例如AD1879)则没有输入缓冲器，呈现开关电容负载，它需要周期性的电流瞬变用来对输入电容器充电。重要的是转换器驱动电路应尽量靠近转换器以便把外部电路之间及开关电容节点之间引线产生的感抗减到最小，从而会减小输入的建立时间并且把从输入端到线路板其它部件的辐射减到最小。

第二个问题必须考虑时钟信号产生的干扰对ADC的影响。如前所述，数字抽取滤波器不能对靠近调制器采样速率的倍频信号进行滤波。确切地说，滤波器通带为［kF ms ± fb］，其中k为整数，Fms 为调制器采样速率而且fb为抽取电路截止频率。
第三个问题是以前讨论过的抗混叠问题。抽取电路的截止频率对同一系统中起转换器作用的那个器件的时钟频率的选择有影响。这些频带(即通带)体现了转换器的最大易干扰性(感性或容性耦合、电源噪声等)，因为这些频带中的任何信号进入调制器调制后不再受滤波器的衰减作用。因此聪明的作法是避免使用落在这些频带内的时钟频率以便使转换器受到干扰的可能性减到最小，除非它们与转换器时钟频率同步。

附：对数形式rss求和公式
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image001.gif

Σ Δ模数转换器

相关下载

相关帖子

永恒之光奖章

坚毅之洋流

十世金身

技术领袖奖章