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FPGA默认的时钟周期多少啊

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aikimi7|  楼主 | 2011-11-6 15:03 | 显示全部楼层 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, ge, edge, ST
always @ (posedge clk or negedge rst_n)        if(!rst_n) cnt <= 25'd0;        else cnt <= cnt+1'b1;        //循环计数

利用上面的时钟clk上升沿，到规定的时间，假如是1s..
那我想知道我把输入clk接在时钟引脚上，比如我接在Cyclone2 EP2C35F672芯片N2管脚上，那它的周期我怎么知道啊，是多少呢？

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