数字水听器设计

2万 · 2019-9-7 15:33

压电式水听器输出的模拟信号经过放大器放大以后，通过模/数转换芯片对模拟信号进
行转换。ADC(模数转换器)芯片为AD7767, 24位串行过采样逐次逼近(SAR)型模数转换
器，动态范围达到110dB，最高采样频率可达1.024MHz，满足了数字水听器技术指标中对采样
率的要求。AD7767片内还集成了数字滤波器，通过过采样输入来消除带外噪声。AD7767的电
路如图2.4所示，ADINPUTS+与ADINPUTS一是经过转差分的信号的输入端，ADMCLK是采样
时钟信号输入端，ADSCLK是24位串行数据输出时钟输入端，ADSDO为24位串行数据输出
端，其它引脚为控制信号，ADSCLK, ADMCLK与ADSDO分别接STM32的GPIO口。AD7767
模数转换数据的读取时序图如图2.5所示，根据2.1节的数字水听器技术指标中采样率要达到
80kHz的要求，则ADMCLK输入时钟频率大于80kHz,AD SCLK的输入时钟频率大于
1.92MHz(80kHz*24) e
因为芯片AD7767模拟输入是差分输入方式，所以本课题选择芯片AD8476进行信号转差
分。AD8476是一款功耗极低的全差分精密放大器，集成用于单位增益的增益电阻。它非常适
合用作驱动低功耗、高性能ADC的单端转差分或差分转差分放大器。它提供1倍的精密增益、
共模电平转换、低温度漂移和轨到轨输出特性，动态范围达到最大。AD8476的原理图如图2.6
所示，ADINPUTS脚为信号的输入端，ADINPUTS+脚与ADINPUTS一脚为信号转差分的输出端。

2万 · 2019-9-7 15:34

元器件的布局的合理性对电子电路的性能影响很大。为了设计质量好、成本低的PCB，本
课题的数字水听器在PCB布板设计时要注意以下几点:
  C1)数字水听器对PCB板尺寸要求很高，在实现功能的前提下，尽量要缩减PCB板尺寸;
  (2)元器件引脚尽量短，去祸电容引脚尽量短;
  C 3) STM32的两个晶振应该靠近处理器，提高其稳定性;
  (4)尽量按模块进行布局，每个模块的芯片应采用集中原则;
  (5)电源线，特别是地线，应该尽量做宽接，地线应在2^-3mm以上;
  C6)电源应布局在PCB板外围;
  (7)走线在拐角处要平滑过度，不能成直角，以减少干扰;
  (8)电源输入端跨接10 ^-100uF的电解电容器，以减少电源波动:

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水听器阵列一般包括了几元、几十元不等数字水听器，应用时需设置每路水听器的工P地址。
如图3.4所示的M元数字水听器阵列，需将M元数字水听器的IP地址设置为192.168.0.1到
192.168.0.M，同时将数字水听器中STM32程序中IP地址改为相对应的IP地址。通过上位机对
不同的工P地址进行数据读取，即可实现水听器阵列的数据采集。

2万 · 2019-9-7 15:38

在以太网传输中，上位机一般会采用网络调试助手来实现上位机与下位机之间的通讯。当
水听器阵列只有一路数字水听器的时候，也可采用网络调试助手来接收数字水听器的采样数据，
但当数字水听器数目增加以后，如果采用通用的网络调试助手来接收数字水听器阵列的数据，
则不能实现多路数字水听器数据的接收。因此本文在VC6.0开发环境中使用C++开发了适用于
数字水听器阵列的上位机程序。

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在数字水听器阵列的上位机程序设计中，本文应用Windows Sockets动态链接库来实现网
络程序的编写。Windows Sockets是Microsoft Windows的网络程序设计接口，它是从Berkeley
Sockets扩展而来，以动态链接库的形式提供给用户使用[[41]。本文设计的上位机程序协议类型包
括UDP模式、TCP Client模式、TCP Server模式，TCP模式采用了流式套接字，UDP模式采用
了数据报式套接字。通过MFC编写的适用于数字水听器阵列的上位机界面如图3.5所示。此数
字水听器阵列上位机程序接口主要分为三大块:数字水听器阵列IP地址设定模块、网络传输设
置模块、接收发送数据模块。数字水听器阵列IP地址设定模块主要是对数字水听器阵列的数字
水听器数目及各数字水听器元的IP地址进行设置，实现了不同单路数字水听器元IP地址的设
置。网络传输设置模块是对协议类型、本地IP地址、本地端口号进行设置，其中协议类型又分
为UDP模式、TCP Client模式、TCP Server模式。接收发送数据模块与通用的网络调试助手类
似，包括了接收区、发送区、发送接收次数计数统计、保存显示数据等。

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模数转换芯片AD7767的测试主要内容包括两时钟信号测试、采样不失真测试。能否由
STM32产生准确的时钟信号对AD7767十分重要。根据2.5节介绍，AD7767需要两个时钟信
号:Cl)ADMCLK输入时钟频率为80kHz; C2 )ADSCLK的输入时钟频率为1.92MHz(80kHz*24) e
经过实验验证，两时钟信号高电平为3.3V，低电平OV，时钟频率准确，满足了设计要求。采
样不失真测试主要是判断模数转换模块能否对1 OHz}20KHz的信号不失真的采样。

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