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DSP和FPGA的时钟信号如何产生？

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楼主: huangchui
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21楼
i1mcu| | 2019-12-27 21:15 | 只看该作者 回帖奖励 |倒序浏览
DSP输出时钟   

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22楼
pmp| | 2019-12-27 21:15 | 只看该作者
是上升沿触发？         

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23楼
mmbs| | 2019-12-27 21:15 | 只看该作者
先给FPGA一个时钟信号？  

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24楼
lzbf| | 2019-12-27 21:16 | 只看该作者
DSP和FPGA相连都用EMIF接口

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25楼
houjiakai| | 2019-12-27 21:16 | 只看该作者
FPGA内部有N个PLL电路  

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26楼
youtome| | 2019-12-27 21:16 | 只看该作者
DSP用GPIO   

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27楼
cemaj| | 2019-12-27 21:17 | 只看该作者
时钟要统一就可以   

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28楼
jimmhu| | 2019-12-27 21:17 | 只看该作者
高端的FPGA大多内部已经集成了DSP硬核

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29楼
youtome| | 2019-12-27 21:17 | 只看该作者
FPGA就用普通IO就行

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30楼
51xlf| | 2019-12-27 21:17 | 只看该作者
控制总线，让dsp和FPGA通讯

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31楼
houjiakai| | 2019-12-27 21:17 | 只看该作者
50M输入经过内部PLL电路4倍频，就可以得到200M的时钟。

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32楼
i1mcu| | 2019-12-27 21:17 | 只看该作者
一般的GPIO就可以  

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33楼
lzbf| | 2019-12-27 21:17 | 只看该作者
DSP直接产生不好吗？  

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34楼
pmp| | 2019-12-27 21:17 | 只看该作者
干脆就给个周期时钟？  

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35楼
1988020566| | 2019-12-27 21:17 | 只看该作者
PGA再把时钟这个给DSP吗?

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36楼
mmbs| | 2019-12-27 21:18 | 只看该作者
这个时钟信号需要统一吗？  

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37楼
jimmhu| | 2019-12-27 21:18 | 只看该作者
一般都是FPGA+ DSP 组成。  

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38楼
cemaj| | 2019-12-27 21:18 | 只看该作者
FPGA内部集成锁项环,可以把外部时钟倍频

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39楼
susceptibility| | 2019-12-29 10:35 | 只看该作者
用同一块有源晶振或者专门的时钟芯片

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