[DSP] 上拉下拉原则

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 楼主 | 2020-1-17 21:47 | 显示全部楼层 ||阅读模式
设计DSP系统时,我用C6000系列。DSP引脚的要上拉,或者下拉的原则是怎样的?

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| 2020-1-17 21:50 | 显示全部楼层

我经常在设计时为某一管脚是否要设置上/下拉电阻而犹豫不定。

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| 2020-1-17 21:52 | 显示全部楼层
C6000系列的输入引脚内部一般都有弱的上拉或者下拉电阻

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| 2020-1-17 21:57 | 显示全部楼层
嗯,一般不需要考虑外部加上拉或者下拉电阻

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| 2020-1-17 22:01 | 显示全部楼层
是的,特殊情况根据需要配置

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 楼主 | 2020-1-17 22:04 | 显示全部楼层
哦,我正在使用TMS320VC5402,通过HPI下载代码,但C5402的内部只提供16K字的存储区,请问我能通过HPI把代码下载到它的外部扩展存储区运行吗?

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| 2020-1-17 22:07 | 显示全部楼层

不行,只能下载到片内。

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 楼主 | 2020-1-17 22:10 | 显示全部楼层


电路中用到DSP,有时当复位信号为低时,电压也属于正常范围,但DSP加载程序不成
功。电流也偏大,有时时钟也有输出。不知为什么?

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| 2020-1-17 22:15 | 显示全部楼层
复位时无法加载程序。

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| 2020-1-17 22:21 | 显示全部楼层

上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理!
上拉是对器件注入电流,下拉是输出电流弱强只是上拉电阻的阻值不同,没有什么严格区分对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

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| 2020-1-17 22:25 | 显示全部楼层

上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑

     以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

      对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:

1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。
2. 下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。
3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

下拉电阻的设定的原则和上拉电阻是一样的。

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| 2020-1-17 22:28 | 显示全部楼层
如果是OC或OD  肯定是需要上拉  

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| 2020-1-17 22:30 | 显示全部楼层
还有一般IO口内部都有上下拉   就要看你需要强上拉还是弱上拉

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| 2020-1-17 22:33 | 显示全部楼层
确保足够的驱动电流考虑应当足够小;电阻小,电流大。

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| 2020-1-17 22:39 | 显示全部楼层
一种情况是输入管脚情况,设置默认管脚状态、增强输入信号上拉或下拉能力

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| 2020-1-17 22:43 | 显示全部楼层
如果采用OC(集电极开路Open Collector)电路,输出低电平有效,高电平则无法输出

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| 2020-1-17 22:46 | 显示全部楼层

上拉,表示接电阻到电源。下拉则到地。

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| 2020-1-17 22:50 | 显示全部楼层
上拉不只是为了让其“保持”高电平,而是为了让其能够“输出”高电平。

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| 2020-1-17 22:53 | 显示全部楼层
最简单的解释就是让用电的负载直接用电源供电

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| 2020-1-17 22:57 | 显示全部楼层
想通过外部中断引脚XINT1的电平从高到低的变化触发中断,此时需要加上拉电阻的。

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