基于ＲＩＳＣ－Ｖ处理器的 硬件木马设计与植入研究

1万 · 2021-7-28 10:46

基于ＲＩＳＣ－Ｖ处理器的
硬件木马设计与植入研究

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硬件木马是针对信息系统的新型攻击武器，直接攻击集成电路本身，现有的上层
信息安全措施对其无效，目前的集成电路设计制造流程也无法防御其植入。微处理器
作为信息系统的核心芯片，是承受硬件木马攻击的脆弱节点。开展微处理器硬件木马
设计与植入研究，既是硬件木马检测和应对策略研究的基础，也有助于推进研制和开
发信息域中具有战略制高点意义的装备和技术，对下一代信息安全系统的开发和部署
至关重要。
然而，现有公开的硬件木马设计大多较为简单原始，未对硬件木马进行隐蔽优化
设计，也鲜有根据微处理器特点进行专门的植入研究。这无法充分反映硬件木马的严
重危害和开源微处理器所面临的安全威胁，难以满足信息安全系统研发的需求。针对
上述问题，论文以RISC-V 指令集架构微处理器为研究重点，根据提出的硬件木马模
型和隐蔽优化设计策略进行了十种硬件木马的设计植入和实验验证，并将其中两种硬
件木马在一款RV32 SoC 芯片中进行了流片实现。
论文首先在分析现有软件木马模型、硬件木马模型和微处理器硬件木马属性的基
础上，提出了形式化描述的PHTMT 微处理器硬件木马模型。随后，在分析RISC-V
指令集微处理器设计特点、应用场景、攻击意图、可控资源等的基础上，进行硬件木
马攻击可行性分析，确定攻击点，构建了RISC-V 处理器的攻击模型。然后，论文在
对现有硬件木马设计和新型检测方法归纳分析的基础上，提出了四条躲避检测的设计
策略。其中，针对传统功能检测，通过处理器指令序列和特殊节点构建木马锥降低触
发概率；针对未使用电路检测，通过触发条件拆分、门级网表优化和使用特殊结构提
高测试覆盖率；针对等价性检测，利用原始设计中无关项加以躲避；针对侧信道检测，
利用原始设计资源和后端时序优化降低侧信道影响。最后，论文根据攻击模型和设计
策略在一款RV32 SoC 芯片中设计植入了十种硬件木马。其中，通过干扰ALU 运算
数据通路、强制模块复位进行功能破坏；通过特权提升进行信息窃取；通过干扰分支
预测机制降低处理器性能；通过干扰处理器休眠进行功耗攻击。

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现代 IC 设计制造业在实现流程上，为硬件木马提供了充分的隐藏机会。[4]为缩
短产品上市周期，降低设计成本，集成电路产业链呈现出设计与制造分离，增加第三
方EDA 工具和第三方商用IP 核使用以及将设计外包的趋势。图1.1[5]显示了芯片在
设计、制造过程中不同阶段的可信等级。从中可见，攻击者极有可能在RTL 级、网
表级等集成电路设计环节中实施硬件木马攻击。[6]
微处理器作为系统控制的核心芯片，是各类芯片中功能最全面、结构最复杂的芯
片，可被用作实施系统攻击。RISC-V 是加州大学伯克利分校于2011 年推出的开源精
简指令集架构，在其基金会支持下发展迅猛，谷歌、华为、IBM、高通、三星等知名
企业均开展了相关研究与应用，还被印度定义成国家标准指令集。[7]目前，我国正加
快实现国产自主可控芯片替代，RISC-V 等开源架构和开源设计受到广泛关注和应用。
[8]然而，开源指令集架构处理器在设计实现过程中可能会引入更多不可控的第三方设
计，为硬件木马植入提供更多接触点，造成更严重的安全可信问题。

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