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[技术问答]

相同的时钟,是不是可以用不同的系数配置出来

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楼主
carpsnow|  楼主 | 2022-1-6 15:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
void BSP_CLK_Init(void)
{
    stc_clk_sysclk_cfg_t    stcSysClkCfg;
    stc_clk_xtal_cfg_t      stcXtalCfg;
    stc_clk_mpll_cfg_t      stcMpllCfg;
    stc_sram_config_t       stcSramConfig;

    MEM_ZERO_STRUCT(stcSysClkCfg);
    MEM_ZERO_STRUCT(stcXtalCfg);
    MEM_ZERO_STRUCT(stcMpllCfg);
    MEM_ZERO_STRUCT(stcSramConfig);

    /* Set bus clk div. */
    stcSysClkCfg.enHclkDiv  = ClkSysclkDiv1;
    stcSysClkCfg.enExclkDiv = ClkSysclkDiv2;
    stcSysClkCfg.enPclk0Div = ClkSysclkDiv1;
    stcSysClkCfg.enPclk1Div = ClkSysclkDiv2;
    stcSysClkCfg.enPclk2Div = ClkSysclkDiv4;
    stcSysClkCfg.enPclk3Div = ClkSysclkDiv4;
    stcSysClkCfg.enPclk4Div = ClkSysclkDiv2;
    CLK_SysClkConfig(&stcSysClkCfg);

    /* Config Xtal and Enable Xtal */
    stcXtalCfg.enMode = ClkXtalModeOsc;
    stcXtalCfg.enDrv = ClkXtalLowDrv;
    stcXtalCfg.enFastStartup = Enable;
    CLK_XtalConfig(&stcXtalCfg);
    CLK_XtalCmd(Enable);

    /* sram init include read/write wait cycle setting */
    stcSramConfig.u8SramIdx = Sram12Idx | Sram3Idx | SramHsIdx | SramRetIdx;
    stcSramConfig.enSramRC = SramCycle2;
    stcSramConfig.enSramWC = SramCycle2;
    SRAM_Init(&stcSramConfig);

    /* flash read wait cycle setting */
    EFM_Unlock();
    EFM_SetLatency(EFM_LATENCY_5);
    EFM_Lock();

    /* MPLL config (XTAL / pllmDiv * plln / PllpDiv = 200M). */
    stcMpllCfg.pllmDiv = 1ul;
    stcMpllCfg.plln    = 50ul;
    stcMpllCfg.PllpDiv = 2ul;
    stcMpllCfg.PllqDiv = 2ul;
    stcMpllCfg.PllrDiv = 2ul;
    CLK_SetPllSource(ClkPllSrcXTAL);
    CLK_MpllConfig(&stcMpllCfg);

    /* Enable MPLL. */
    CLK_MpllCmd(Enable);
    /* Wait MPLL ready. */
    while(Set != CLK_GetFlagStatus(ClkFlagMPLLRdy))
    {
        ;
    }
    /* Switch driver ability */
    PWC_HS2HP();
    /* Switch system clock source to MPLL. */
    CLK_SetSysClkSource(CLKSysSrcMPLL);
}
时钟初始化的时候,各个系数是固定的么
是不是不同的系数可以配置出相同的时钟
那么,这个系数,对于时钟的稳定性,可有什么影响

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沙发
wubangmi| | 2022-1-6 17:25 | 只看该作者
只要你输入时钟源在1~24MHZ,MPLL倍频系数在20-480倍,倍频后的VCO 振荡频率:240MHz~480MHz,输出分频比在2-16分频,随便你配什么样的系数。

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板凳
cyclefly| | 2022-1-7 14:12 | 只看该作者
可以的,但一般配置好,不会再动了
基本都是参考例程

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地板
tpgf| | 2022-2-2 17:01 | 只看该作者
有的可以有的不可以

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5
heimaojingzhang| | 2022-2-2 17:05 | 只看该作者
感觉不是所有时钟都可以

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6
keaibukelian| | 2022-2-2 17:10 | 只看该作者
无非就是倍数的关系

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7
labasi| | 2022-2-2 17:16 | 只看该作者
各个系数并不是固定的 有些是可以改变的

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8
paotangsan| | 2022-2-2 17:22 | 只看该作者
时钟源是一个范围吗

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9
renzheshengui| | 2022-2-2 17:27 | 只看该作者
我觉得二楼说的很对

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10
carpsnow|  楼主 | 2022-2-11 16:36 | 只看该作者
但是感觉不同的系数稳定性会有差别,
没有实际的数据,
只是在自己配置的时候,有时会不稳定
还是用官网推荐的常规配置吧

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11
weifeng90| | 2022-2-11 19:25 | 只看该作者
肯定的啊

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tail066| | 2022-2-14 11:03 | 只看该作者
应该会有个最有配置系数
之前做射频的时候,pll倍频系数不同,谐波差异很大,相位噪声也有很大不同

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13
carpsnow|  楼主 | 2022-2-19 11:47 | 只看该作者
tail066 发表于 2022-2-14 11:03
应该会有个最有配置系数
之前做射频的时候,pll倍频系数不同,谐波差异很大,相位噪声也有很大不同 ...

或许是的

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14
chenqianqian| | 2022-2-19 13:23 | 只看该作者
对的哈

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