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为什么FPGA时钟频率不高，却适合做高速处理?

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楼主
hongong|  楼主 | 2012-4-28 09:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟频率, 5g, PLL, 手机
我在我的同学面前炫耀FPGA是做高速处理的，可是，当人家问我，我的时钟频率能达到多少时，我说利用PLL能拉到200MHz，他说，这么低啊？我的手机频率都是1.5G的呢。
我无语。。。
后来才了解到，他的1.5G要想完成一个运算的话，因为是串行处理，所以要n个时钟周期啊，而FPGA虽然起点（时钟频率慢），可是通过并行，处理数据的能力极大提高。
就好比背粮食。
一个长跑冠军和一群普通人背，长跑冠军跑得再快，也是一个人啊，而FPGA可以造出n个普通人，一起并行奔跑，最终的粮食总量不知道是长跑冠军的多少倍呢。
我也是不是很明白，在网上找了一下，表示深有感触，发了一个帖子，不对地方还请指正啊。。。

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liugp25| | 2012-4-28 10:12 | 只看该作者
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mas888| | 2012-4-28 10:12 | 只看该作者
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julien| | 2012-4-28 10:13 | 只看该作者
嗯，学习了

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5楼
dan_xb| | 2012-5-2 15:12 | 只看该作者
写得好的话，一般DSP运算的处理速度大约是300M多一些吧，有些能达到400M以上

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6楼
jakfens| | 2012-5-2 16:45 | 只看该作者
哦哦 这就是并行的优势啊

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7楼
hawksabre| | 2012-8-27 19:13 | 只看该作者
这个问题主要是串行运算与并行运算的差别
并行计算或称平行计算是相对于串行计算来说的。所谓并行计算可分为时间上的并行和空间上的并行。 时间上的并行就是指流水线技术，而空间上的并行则是指用多个处理器并发的执行计算。
串行是一维的，并行是二维的

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8楼
mr.king| | 2012-8-27 20:31 | 只看该作者
FPGA里面有十多个以上硬件乘法器，比如做滤波器，阶数不高（FIR 32阶用16个），1个时钟就完成，DSP只有一个乘法器，要轮流用，还有数据搬移开销。好多指令

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9楼
GoldSunMonkey| | 2012-8-27 21:33 | 只看该作者
谢谢大家啦。

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10楼
sssha| | 2012-8-28 16:25 | 只看该作者
嗯，从生活中学习哦，哈哈不错谢谢楼主分享

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