一些 RISC-V 开发工作的目标是人工智能 (AI)、机器学习 (ML)、深度学习 (DL) 和其他高性能嵌入式应用等应用。本系列的前两个常见问题解答考虑了RISC-V 的功能和与该技术相关的近期风险，以及有助于降低使用 RISC-V 风险的工具的不断增加的可用性。此常见问题解答着眼于将 RISC-V 集成到高性能系统中的一些选项。
设计人员可以通过多种方式使用 RISC-V 技术。有些公司提供 RISC-V 作为 IP 核，可用于生产针对特定应用优化的定制核。其他供应商提供可集成到系统中的完整 RISC-V 处理器。在其他情况下，RISC-V 内核已与其他类型的处理器和外设一起集成到 FPGA 等 SoC 中。下面概述了可用设备的类型；它并不全面。
作为 IP 核的 RISC-V ISA
例如，SemiDynamics 提供 Avispado 核心。凭借其较小的面积和功耗，Avispado 专为针对 ML 应用的节能 SoC 而设计。Avispado 通过其 64 位本机数据路径支持大内存容量。凭借其完整的 MMU 支持，Avispado 还支持 Linux，包括多处理。Avispado 支持缓存一致的多处理环境。它可以在单个 SoC 中支持数百个内核。其原生 CHI 接口可根据应用需求定制为 ACE 或 AXI。
Avispado 支持即将推出的 RISC-V 矢量规范 1.0 以及 Semidynamics 开放矢量接口，提供自定义矢量单元和使用 Semidynamics 产品之间的自由选择。向量指令密集地编码大量计算，从而减少每次操作的能量。矢量收集指令有效支持稀疏张量权重，有助于 ML 工作负载。
SiFive Core IP 产品组合涵盖从高性能多核异构应用处理器到面积优化的低功耗嵌入式微控制器。SiFive Core IP标准内核微架构基于RISC-V ISA，提供64位和32位选项。
SiFive Core IP 可以使用 SiFive Core Designer 进行调整以适应特定的工作负载，利用 SiFive 用来设计不同性能和效率等级的处理器架构的灵活生成器风格。基于灵活微架构设计的 SiFive 标准内核针对常见用例进行了预先配置，并为在 SiFive Core Designer 中设计定制内核提供了起点。
Cobham Gaisler 最近宣布推出实施 RISC-V 指令集架构的新处理器 IP 核系列。NOEL-V 处理器 IP 核是该系列中的首款产品，将于 2020 年 12 月 25 日提供，可供下载到 Xilinx 的 Kintex UltraSCALE FPGA 中。
Cobham Gaisler 的初始 RISC-V 产品将是一个兼容 RV64GC 的处理器 IP 核，这是一种用 VHDL 编写的 64 位架构。该处理器将与Cobham的GRLIB VHDL IP核库完全集成。GRLIB提供高速串行互连、加密、压缩等多种接口和功能，可以嵌入RISC-V处理器中。GRMON3 软件调试监视器的升级将对其进行补充，以支持新的 ISA。
RISC-V 作为 SoC、FPGA、ASSP 等中的硬件
Celerity 是一款以加速器为中心的片上系统 (SoC)，它使用分层加速器结构来提高高性能嵌入式系统中的能效。该 SoC 是采用 TSMC 16 nm 的 5 × 5 mm 385 M 晶体管芯片，由来自密歇根大学、康奈尔大学和 Bespoke Silicon Group（现位于美国华盛顿）的 20 多名学生和教师组成的团队设计和实现作为 DARPA 更快时间尺度电路实现 (CRAFT) 计划的一部分。Celerity 目前创下了 RISC-V 性能的世界纪录；每秒 500B RISC-V 指令，比之前的记录高出 100 倍。
Celerity 是一款以加速器为中心的片上系统 (SoC)，它使用分层加速器结构来提高高性能嵌入式系统中的能效。（图片来源：OpenCelerity）
Celerity 是一款多核多层人工智能加速器。从高层次来看，该芯片包括三个主要层——通用、大规模并行和专用。与典型的 CPU 设计相比，分层 SoC 可实现高度灵活性和更高的功效。通用层旨在实现多功能性，可以执行多项任务——通用计算、内存管理和芯片其余部分的控制。因此，Celerity 集成了来自自由芯片项目的五个高性能乱序 RISC-V Rocket 内核。下一层是大规模并行层，它在网格中集成了 496 个低功耗定制设计的 RISC-V 内核。这些定制核心称为 Vanilla-5，是有序标量核心，占用的空间比 Rocket 核心少 40 倍。最后一层是集成了二值化神经网络 (BNN) 加速器的专业化层。所有三层都与运行频率为 400 MHz 的 DDR 内存紧密相连并连接。
Celerity 是在 DARPA CRAFT 计划下开发的，旨在将定制集成电路的设计周期缩短至数月而不是数年；设计设计框架，当下一代制造工厂上线时，可以轻松地重新构建；并创建一个创新库，以便在每个设计和制造周期中可以重新利用方法、文档和知识产权，而不是重新发明。这种成本较低的设计范例还可以帮助小型设计团队应对当今无法应对的复杂定制电路开发挑战，从而实现创新生态系统的多样化。
Esperanto Technologies 正在创建新一代 AI/ML/DL 处理解决方案，声称具有无与伦比的能源效率（性能/瓦特）、可扩展性和灵活性。多核设计的历史限制一直是复杂性和功耗，但现在可以在一块硅片上创建具有一千多个处理器核心的设计。Esperanto 的高性能 ET-Maxion 内核旨在提供最佳的单线程 RISC-V 性能。该公司的 ET-Minion™ 核心计算阵列专为提高能源效率而设计，可提供 TeraFlops 和 TeraOps 的计算能力。
免费和开放的 RISC-V ISA 的日益普及推动了对嵌入 RISC-V 技术并利用多样化 RISC-V 生态系统的经济实惠的标准化开发平台的需求。为了满足这一需求，Microchip Technology Inc. 为 PolarFire SoC FPGA 提供业界首款基于 RISC-V 的片上系统 (SoC) 现场可编程门阵列 (FPGA) 开发套件。Microchip 用于 PolarFire (SoC) FPGA 的 Icicle 开发套件汇集了该公司众多的 Mi-V 合作伙伴，以加速各行业的客户设计部署和商业采用。 |
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