本帖最后由 地瓜patch 于 2023-12-8 22:53 编辑
Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。 • 系统级(system):用高级语言结构实现设计模块的外部性能的模型。 • 算法级(algorithm):用高级语言结构实现设计算法的模型。 • RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。 • 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。 • 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型 可建立MOS器件的电荷分享和电荷衰减动态模型，Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 有三种方法可在模块中产生逻辑,1）用“assign”声明语句;2）用实例元件;3）用“always”块;采用“assign”语句是描述组合逻辑最常用的方法之一。而“always”块既可用于描述组合逻辑也可 描述时序逻辑。这三项写到一个 VeriIog 模块文件中去，它们的次序不会影响逻辑实现的功能。 这三项是同时执行的，也就是并发的。然而，在“always”模块内，逻辑是按照指定的顺序执行的。两个或更多的“always”模块也是同时执行的，但是模块内部的语句是顺序执行的。 x代表不定值,z代表高阻值。一个x可以用来定义十六进制数的四位二进制数的状态, 八进制数的三位,二进制数的一位。z的表示方式同x类似。z还有一种表达方式是可以写作?。 | 
楼主
标题置顶
标题高亮
