22# xxlin1984
22楼你好，
对于你的最笨的反推的办法我基本上表示赞同。
你的观点至少推翻了Vout是由Q1、Q2集电极发射极漏电流形成的的观点，但是你没有详细的分析过程，你的真实想法我不得而知。
另外，关于你的帖子中称be间电压小于Vbe时，晶体管处于饱和状态。我反对，明明是截止状态。请查课本验证。
还有，你的帖子中称Vout小于7.5V是由于晶体管型号差异引起的，我也表示反对。因为我试过超过十种以上的晶体管，无一例外，Vout皆徘徊在7.3V左右，这难道也太凑巧了吧？
下面我详细分析该电路原理:
首先电路图如下：
如上图示,
1，电路在没上电时，所有节点电压皆为零。
2，电路刚上电后，Q1、Q2基极分得电压7.5V，而此时Vout电压还为零。对于Q1而言，发射结正偏，集电结反偏，Q2发射结反偏，集电结反偏。此时，Q1导通，Q2截止。此时电路图可等效为下图：
如上图所示，Q2截止，可等效为开路（微弱的漏电流可忽略）。此时，由于Q1导通，电荷从Q1集电极流到Q1发射极，由于Q2截止不能形成回路，电荷在此处逐渐累积，此处电位逐渐升高，当此处电位升高至7.5-Vbe时，Q1开始转向截止，从集电极来的电荷也逐渐减少，但是减少不等于为零，又由于此处不是通路，电荷在不停累积，所以此处电位会略高于7.5-Vbe（至于此处电位是否会高于7.5.并且大于7.5+Vbe,然后Q2导通，此处电位下降。如此反复，在Q1、Q2之间形成动态平衡就不得而知了。我个人认为，不太可能，因为Q1截止状态下，漏电流很小。），而不是等于（如果发射极是通路的话，此处电位必然被箝位在7.5-Vbe）。在这一整个过程中，由于Q2发射极一直反偏，所以其一直截止。
以上就是我认为的Vout为7.3V的原因。 |
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