阻抗
阻抗是电路中对交流信号的阻碍程度的综合性描述，包括电阻和电抗两种元素。它是对交流电路中电阻、电感和电容等因素综合影响的总称，阻抗是一个复数，通常用符号Z表示。
电抗分为容抗和感抗两种，即电容器和电感器对交流电的阻抗。当电感器接受电流时，产生的是感抗；而电容器接受电流时，则会形成容抗。
容抗是电容器对交流电的阻抗，通常以负值表示，用Xc表示。容抗随频率增加而减小，与电容器的电容大小和频率成反比例关系。
感抗是电感器对交流电的阻抗，通常以正值表示，用XL表示。感抗随频率增加而增加，与电感器的电感大小和频率成正比例关系。
阻抗容抗和感抗关系
总阻抗（Z）
在交流电路中，总阻抗是电路中所有电阻、电感和电容的综合效果：
Z = R + j(XL - Xc)
其中，R为电阻，XL为感抗，Xc为容抗。
也可写为Z = R + jX
其中X为电抗。当X>0时称为感性电抗，X=0时阻抗为纯电阻，X<0时称为容性电抗
对于电阻为0的理想纯感抗或容抗元件，阻抗强度就是电抗的大小。现实中大部分负载都是电感性，例如变压器和电动机，定义感抗为正，容抗为负，可以避免负数出现，便于计算。
电抗
电抗是指电路中由电感和电容带来的阻抗变化，可以用以下公式计算：
XL = 2πfL
Xc = 1 / (2πfC)
例如：
有一个电感为150mH的线圈，它跨接在一个100V、50Hz的交流电源上，线圈的感抗XL=2πfL=2π x 50 x 0.15=47.12Ω，线圈的电流为I=V/XL=100/47.2=2.12A。
已知电路频率为50Hz，电容器为100uF，电容阻抗Xc = 1 / (2πfC)=1 / (2πx50x0.0001)=31.83Ω
阻抗三角形
在复平面上，阻抗、电抗、容抗和感抗之间存在特定的几何关系，可形成阻抗三角形。
阻抗匹配
具有电阻、电感和电容的电路里，对交流电所起的阻碍作用叫做阻抗。阻抗常用Z表示，阻抗的单位是欧。对于一个具体电路，阻抗不是不变的，而是随着频率变化而变化。类似于向墙上扔皮球，要把皮球传过去，但是墙是硬的，会弹回来，如果是扔到窗帘上就不会弹回来，阻抗的意义就是让发射，接收，传输过程中能量都是一致的衰减程度，不会有能力反射，向皮球一样，连续不断地向墙上扔皮球，如果有皮球弹回来，就会和正在扔过去的皮球撞上，这就类似于一个方波信号在取反的时候有毛刺震荡。
阻抗匹配则传输功率大，对于一个电源来讲，当它的内阻等于负载时，输出功率最大，此时阻抗匹配。阻抗匹配是指在能量传输时，要求输出阻抗，负载阻抗要和传输线的特征阻抗相等此时的传输不会产生反射，这表明所有能量都被负载吸收了。高速 PCB布线时，为了防止信号的反射，通常要求是线路的阻抗为单端50欧姆，差分100欧。也就是P0 = Z0 =Z1=50欧。
阻抗匹配一般有2种方式，串电阻和并电阻。
经常会见到这种结构，输出串一个电阻，输入并一个电阻。因为输出时，经常内部很低，有很强驱动能力，假设是17欧，串个33欧，输出就是50欧，传输线是50欧，接收时，输入引脚通常是内阻很大的，那么并一个49欧，电阻会比2个都小，接近49欧，这样就实现了阻抗匹配。
那么什么时候都要考虑阻抗匹配？实际上当电缆的长度对于信号的波长来说可以忽略不计时，就勿需阻抗匹配的。考虑信号频率为1MHz，其波长在空气中为300m，在同轴电缆中约为200m。在通常使用的长度为1m左右的同轴电缆中，是在完全可忽略的范围之内。但千兆以太网1000M（仅用于举例），在电路板上波长0.2m。和电路板走线走线已经是一个数量级了，需要考虑了。
单端阻抗和差分阻抗
单端就是一根线，高电平1，电平0。差分线，2根线的电压差正代表1，负代表0，可知，差分线可以降低一半的电压达到同样的0-1幅度，但多了一根线。好处是有外界影响时同时影响2根线，抗干扰能力强。
层叠结构
打开AD的层叠结构可以看到阻抗计算。
单端阻抗和三个因素相关，一个是铜皮厚度，一般是35um，电路板材介电常数，常用的板子是FR4，4.5左右，层厚，一般10mil-20mil，0.127mm的整数倍。用一个polar Si9000的软件来算，50欧单端要多宽的线。输入参数：
差分同理：
先选中差分。再输入参数
由此可见，差分需要控制线宽和中心距。实际用的时候，问清楚厂家的层厚，介电常数，就可以设计了。交付文件时大多会填写工艺说明，里面就有层叠结构，说明层厚，材料，就可以了。
为什么单端阻抗为50Ω
为什么常见的板内单端走线都是默认要求按照50欧姆来管控而不是40欧姆或者60欧姆？这是一个看似简单但又不好回答的问题。查找很多资料，其中最有知名度的是Howard Johnson, PhD关于此问题的答复，相信很多人都有看过。
为什么说不好回答呢？信号完整性问题本身就是一个权衡取舍的问题，所以在业内最著名的一句话也就是：“It depends……”这就是没有标准答案，仁者见仁智者见智的一个问题。今天也就这个问题综合各种答复来简单总结下，在此也是抛砖引玉，希望更多 的人可以从各自的角度出发总结出更多相关的因素。
我们知道，射频的传输需要天线和同轴电缆，射频信号的传输我们总是希望尽可能传输更远的距离，为了传输更远的距离，我们往往希望用很大的功率去发射信号便于覆盖更大的通信范围。但实际上，同轴电缆本身是有损耗的，和我们平常使用得导线一样，如果传输功率过大，导线会发热甚至熔断。这样，我们就有一种期望，试图寻找一种能够传输大功率，同时损耗又非常小的同轴电缆。
大概在1929年，贝尔实验室做了很多实验，最终发现符合这种大功率传输，损耗小的同轴电缆其特征阻抗分别是30Ω和77Ω。
其中，30Ω的同轴电缆可以传输的功率是最大的，77Ω的同轴电缆传输信号的损耗是最小的。30Ω和77Ω的算术平均值为53.5Ω，30Ω和77Ω的几何平均值是48Ω。我们经常所说的50Ω系统阻抗，其实是53.5Ω和48Ω的一个工程上的折中考虑，考虑最大功率传输和最小损耗尽可能同时满足。而且通过实践发现，50Ω的系统阻抗，对于半波长偶极子天线和四分之一波长单极子天线的端口阻抗也是匹配的，引起的反射损耗是最小的。
50欧姆是有一定历史渊源的，这得从标准线缆说起。我们都知道近代电子技术很大一部分是来源于军队，慢慢的军用转为民用，在微波应用的初期，二次世界大战期间，阻抗的选择完全依赖于使用的需要。随着技术的进步，需要给出阻抗标准，以便在经济性和方便性上取得平衡。在美国，最多使用的导管是由现有的标尺竿和水管连接成的，51.5欧姆十分常见，但看到和用到的适配器/转换器又是50欧姆到51.5欧姆；为联合陆军和海军解决这些问题，一个名为JAN的组织成立了，就是后来的DESC，由MIL特别发展的，综合考虑后最终选择了50欧姆，并且特别的导管被制造出来，并由此转化为各种线缆的标准。此时欧洲标准是60欧姆，不久以后，在像Hewlett-Packard这样在业界占统治地位的公司的影响下，欧洲人也被迫改变了，所以50欧姆最终成为业界的一个标准沿袭下来，也就变成约定俗成了，而和各种线缆连接的PCB，为了阻抗的匹配，最终也是按照50欧姆阻抗标准来要求了。
其次，从加工可实现的角度出发，50欧姆实现起来比较方便。从前面阻抗计算公式可知，过低的阻抗需要较宽的线宽以及薄介质（或较大的介电常数），这对于目前高密板来说空间上比较难满足；过高的阻抗又需要较细的线宽及较厚的介质（或较小的介电常数），不利于EMI及串扰的抑制，同时对于多层板及从量产的角度来讲加工的可靠性会比较差；而50欧姆在常用材料的环境下普通的线宽和介质厚度 （4~6mil）即符合设计要求，又方便加工，慢慢的成为默认选择也就不足为奇了。
第三，从损耗的角度出发，根据基本的物理学可以证明50欧姆阻抗趋肤效应损耗最小（摘自Howard Johnson, PhD的回复）。通常电缆的趋肤效应损耗L（以分贝做单位）和总的趋肤效应电阻R（单位长度）除以特性阻抗Z0成正比。总的趋肤效应电阻R是屏蔽层和中间导体电阻之和。屏蔽层的趋肤效应电阻在高频时，和它的直径d2成反比。同轴电缆内部导体的趋肤效应电阻在高频时，和他的直径d1成反比。总共的串联电阻R，因此和(1/d2+1/d1)成正比。综合这些因素，给定d2和相应的隔离材料的介电常数Er，可以用以下公式来使得趋肤效应损耗最小。
以d2/d1为参数，为L做图，显示d2/d1=3.5911时，取得最小值。假定固态聚乙烯的介电常数为2.25，d2 /d1=3.5911 得出特性阻抗为51.1欧姆。很久之前，无线电工程师为了方便使用，把这个值近似为50欧姆作为同轴电缆最优值。这证明了在50欧姆附近，L是最小的。
最后，从电气性能的角度看，50欧姆的优势也是综合考虑之后的折中。单纯从PCB走线的性能来说，阻抗低比较好，对一个给定线宽的传输线，和平面距离越近， 相应的EMI会减小，串扰也会因此减小，同时也不易受容性负载影响。但从全路径的角度看，还需要考虑最关键的一个因素，那就是芯片的驱动能力，早期大多数 芯片驱动不了阻抗小于50欧姆的传输线，而更高阻抗的传输线由于实现起来不便，所以折中采用了50欧姆阻抗。
综上所述：50欧姆作为业界的默认值有其先天的优势，同时也是综合考虑后的折中方案，但并不是说就一定要用50欧姆阻抗了，很多时候还是取决于与之匹配的接口，如75欧姆仍然是远程通讯的标准，一些线缆和天线都是使用的75欧姆，此时就需要与之匹配的PCB线路阻抗。另外还有一些特殊的芯片通过改善芯片驱动能力，来降低传输线的阻抗，以此得到更好的抑制EMI和串扰的效果，如Intel的多数芯片要求阻抗控制在37欧姆、42欧姆甚至更低，在此不再赘述。
参考：50Ω阻抗特性来源
信号上的串联电阻是如何改善信号质量的
可以看一下下面图示的案例，信号是从CPU处出来再接到DDR颗粒的，每一个DDR数据线都有串联一个电阻，其实这个串联电阻的作用是进行阻抗匹配的，防止信号发生反射。用allegro软件自带的sigxplorer软件进行仿真验证，主要分析验证一下这个电阻是如何进行阻抗匹配以及电阻阻值应该如何选取
首先我们需要按照下图先对链路进行搭建，并且把传输线阻抗改为常规的单端50ohm
然后再把tx和rx的模型改为1.8v的高速模型
电阻的阻值大小我们分为6种情况进行仿真，如下图所示，看电阻大小对实际信号反射的改善效果,以及把模式切换成reflection，进行信号反射仿真
设置好前面的参数之后我们点击仿真，可以看到我们如下仿真的结果，rx端所接收到的波形，可以看到当我们前面没有串联电阻的时候信号会发生严重的过冲现象，当我们不断把电阻加大的时候我们会发现信号的过冲在不断的减小，但是当电阻为40欧姆和50欧姆的时候，信号的上升沿发生了欠冲的现象（上升沿变缓），当电阻在30欧姆的时候我们会发现信号的质量是最好的！
从上面的仿真结果我们知道电阻的大小会对波形产生不同的影响，而且电阻不是越大越好也不是越小越好，我们只有选择合适的串联电阻才能达到改善信号反射的效果。一般我们所选取的电阻大小为22-30欧之间，当然实际要确定这个阻值的具体大小最好是通过仿真验证决定或者在后期调试阶段可以更换电阻的阻值从而达到阻抗匹配的目的。
这其中的原理是因为在tx端有一个内阻（内阻不是一个固定值，他是会变化的），一般是小于50欧姆的，而传输线阻抗为50欧姆，两者阻抗不一致则会导致信号发生反射，我们在信号前面加一个电阻的作用则是为了改善信号的反射，使得信号内阻加上串接电阻的阻值等于或者接近传输线的阻抗，从而消除信号的反射。
以DDR为例，现在的DDR基本上都不会有串接电阻了，当然并不是说不需要这个电阻，是因为现在的DDR有了ODT技术，相当于把电阻集成到芯片内部了（而且电阻可调），所以我们外部的数据线是不需要添加串联的端接电阻了，但是需要注意的是，ODT技术是针对数据线来说的，不包含地址线，控制线，时钟线，所以地址线，控制线，时钟线如果不做处理的化也会有信号发生反射，除了串联端接外我们还有并联端接可以降低信号的反射，不同的端接方式有不同的应用场景以及有不同效果，这个电阻我们需要尽量靠近tx端进行放置才有效果，如果放置的过远则不会起到改善信号反射的效果，我们下次也可以验证一下电阻如果放置的过远信号的波形会产生什么变化
————————————————
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
原文链接：https://blog.csdn.net/weixin_45905650/article/details/144007195
|
楼主
标题置顶
标题高亮
