笙泉MG82F6D08的ADC采样值跳变严重，怎么提高采样稳定性？

发表于 2026-6-10 15:24

ADC采样前的信号是否稳定？

发表于 2026-6-11 19:23

MG82F6D08的ADC采样保持阶段具体需要多长时间？如何计算？

发表于 2026-6-11 20:20

对每个数据点做了16次以上的平均值滤波？

发表于 2026-6-14 17:55

在VDD引脚附近添加10μF钽电容+100nF陶瓷电容组合，抑制高频纹波；对ADC模块单独使用LDO稳压器供电，减少电源波动影响

发表于 2026-6-15 22:03

在 PCB 布局上，强烈建议将模拟地和数字地分开布局，并在单点连接，防止数字电路的高频开关噪声串入模拟采样回路

发表于 2026-6-15 22:33

引脚处是否加了100Ω+0.1µF电容？

发表于 2026-6-15 23:00

加电容、拉长采样时间、丢前两次、上限幅平均

发表于 2026-6-17 20:12

单次 ADC 原始采样本身噪声幅值极大，不是小幅随机噪声，硬件干扰 / ADC 配置错误才是根源。

发表于 2026-6-18 10:35

过高的ADC时钟可能导致采样保持时间不足，适当降低频率可提升精度

发表于 2026-6-18 11:51

信号源内阻太高

发表于 2026-6-18 13:26

用示波器测量VREF引脚，纹波是否在手册要求范围内？

发表于 2026-6-18 14:11

是否尝试过降低ADC时钟频率？

发表于 2026-6-18 15:05

MG82F6D08如何配置ADC速度？

发表于 2026-6-18 16:40

连续转换模式下采样次数多少合适？

发表于 2026-6-18 17:38

模拟地与数字地通过磁珠或0Ω电阻单点连接

发表于 2026-6-19 10:18

不使用的 ADC 输入引脚不要浮空

发表于 2026-6-19 12:08

MG82F6D08的ADC参考电压通常默认接VDD。如果VDD上挂着电机、继电器或高频数字器件，VDD的纹波会1:1直接叠加在ADC结果上。

发表于 2026-6-19 12:40

更换为低温漂、高PSRR的基准芯片，并在其输出端增加RC滤波电路

发表于 2026-6-19 13:00

延长采样时间，丢弃通道切换后的第一次转换。

发表于 2026-6-19 14:32

模拟信号走线远离高频时钟线，必要时使用屏蔽罩或带状电缆，减少电磁干扰

[疑难问答] 笙泉MG82F6D08的ADC采样值跳变严重，怎么提高采样稳定性？