[中国芯声] 兆瓦级SST高频变压器磁集成设计

杨茜（深圳市倾佳电子有限公司，广东 深圳）

兆瓦级固态变压器（SST）的中频变压器（MFT）设计中，交错绕组（Interleaving）常被当作降低交流电阻与漏感的默认手段直接从中小功率高频电源领域移植过来。本文以10kV/2MVA级联H桥SST的100kW/20kHz功率单元为对象，重算交错绕组在SST语境下的收益与代价：在20kHz频段，趋肤深度0.47mm，邻近效应问题用0.1mm利兹线即可解决，交错的交流电阻收益不足10%；而其代价是三重的——把DAB赖以传功的30μH漏感消灭到7.5μH、把中压绝缘界面数量翻倍、把原副边分布电容抬高一倍。由此给出判断：交错绕组是400V/数百kHz谐振变换器世界的手艺，搬进10kV/20kHz的SST是范式错配。MFT磁设计真正需要精细化的对象是寄生分布电容——本文将其拆为原副边电容Cps、绕组内部串联电容Cs与对地电容Cg三条路径，分别对应位移电流、谐振振铃与方波初始电压分布三笔账，并给出可核算的数字：Cps=250pF在20kV/μs下产生5A共模位移电流脉冲，与30μH漏感构成1.8MHz谐振（振铃周期0.55μs，直接侵入DESAT保护的响应窗口），环氧灌封使Cps上升60%~120%。工程解法收敛为四条：磁分路漏感集成、参考单元直流中点的静电屏蔽、分段绕组与灌封前后双状态验收。最后给出五条可直接写入采购规格的电容验收条款，并落到SiC模块、单管与即插即用驱动板的选型。

关键词：固态变压器；中频变压器；交错绕组；分布电容；共模电流；磁集成；局部放电；碳化硅

本系列在高频磁技术一篇中已经立过一个判断：SST的MFT里，漏感不是寄生量，是设计量。100kW/20kHz的DAB单元需要约30μH的串联电感来传输功率，漏感公差就是并联单元之间的功率分配公差，量产必须做到±5%。这个判断把磁集成的第一半问题说清楚了——漏感要"有而准"，不是越小越好。

本文处理第二半问题。MFT里还有一个长期被当作纯寄生量对待的参数：分布电容。绕组的原副边之间、匝与匝之间、绕组与磁芯及屏蔽之间，都存在分布电容。在工频变压器里这些电容基本不参与工作；在数百kHz的LLC谐振变换器里它们参与谐振、设计者会刻意利用；而在SST的MFT里，它们处在一个最尴尬的位置——20kHz的开关频率让它们不参与功率传输，SiC模块20kV/μs量级的dv/dt却让它们成为共模电流、高频振铃与局部放电的主通道。

麻烦在于，业内相当一部分MFT设计仍在沿用中小功率高频磁件的肌肉**，其中最典型的就是交错绕组。交错在教科书里的地位无可指摘：降低绕组窗口内的磁动势峰值，同时压低邻近效应损耗与漏感。但这两条收益恰恰在SST语境下一条失效、一条反噬。把这件事的账算清楚，是本文的第一部分；把分布电容从"测出来多少算多少"变成"设计到多少、验收到多少"，是本文的第二部分。

全文的数字锚定在一个具体对象上：10kV/2MVA级联H桥SST，每相14个功率单元（700V级母线）或8个单元（1300V级母线），DC-DC级为100kW/800V/20kHz的DAB，串联电感30μH，移相角额定45°，功率器件为1200V SiC半桥模块，即插即用驱动板驱动。这与本系列功率单元设计一篇的平台完全一致，便于读者对照。

绕组窗口内的漏磁场强度正比于磁动势（MMF）沿窗口高度的累积。原边P与副边S简单分居两侧（P|S结构）时，MMF从零线性爬升到峰值NI再回落，漏磁能量正比于MMF的平方沿窗口的积分；把绕组交错成P-S-P三明治，每个分区的MMF峰值减半，漏磁能量降到四分之一，漏感同步降到四分之一。邻近效应损耗同样正比于局部磁场强度的平方，交错后各层承受的磁场峰值减半，Dowell模型下的交流电阻系数显著下降。这是交错绕组在反激、LLC、移相全桥等中小功率场合的立身之本。

把P|S结构的30μH漏感交错成P-S-P，漏感落到约7.5μH。DAB的传输功率P=V²·φ(1−φ/π)/(2πf·L)，电感缩小四倍意味着同样100kW只需要约10°的移相角。移相角变小带来两个直接后果。

其一，控制分辨率被压缩。本系列在DAB与LLC对比一篇算过：150MHz控制时钟下移相角LSB为0.048°、对应功率分辨率0.04%。这个结论的前提是45°的额定移相角。额定角压到10°，同样的LSB对应的功率分辨率劣化四倍以上，且工作点逼近小移相角区——那里回流功率对角度误差最敏感、轻载ZVS边界最陡。

其二，电流波形恶化。串联电感是DAB电流波形的整形元件，电感变小，方波电压作用下的di/dt变大，电流从准梯形变得更尖，关断电流上升，模块的Eoff和母排电压过冲同步上升。

于是出现一个荒诞的闭环：为了"优化"而交错，交错消灭了漏感，漏感不足再外加一只30μH级、承载81A方波电流的独立电感——磁集成的全部收益归零，体积、损耗与成本反而各加一笔。交错绕组在DAB里的第一重代价不是性能劣化，是让磁集成这个命题本身失去意义。

本系列在标准与认证一篇里确认过：MFT的绝缘水平由整机电压决定，与级联数无关。10kV系统的MFT，工频耐受35kV、雷电冲击75kV，原副边之间的固体绝缘加爬电结构占据3~4mm的径向厚度再加两端各约10mm的爬电裙边，这是刚性开销。

P|S结构只有一个原副边界面，这笔开销付一次。P-S-P交错结构有两个界面，付两次。以窗口径向可用厚度25mm的磁芯为例，单界面结构中绝缘占16%，双界面占32%——铜窗利用率直接损失一成六，为了补回载流能力只能加大磁芯，功率密度倒退。更实际的问题是工艺：每一个中压绝缘界面都是一个局放考核对象，界面数量翻倍意味着灌封缺陷敏感面积翻倍、局放筛选淘汰率上升。中小功率世界里交错几乎零成本，因为那里的匝间绝缘就是漆膜；10kV世界里每个界面都是真金白银的绝缘系统。

原副边电容Cps可以用平行板近似估算：Cps=ε₀εr·A/d。100kW MFT的典型几何——绕组平均周长250mm、绕组高度100mm，正对面积约0.025m²；绝缘距离3mm、环氧εr≈3.5——单界面Cps≈258pF。交错成双界面，正对面积翻倍，Cps≈516pF。这个数字意味着什么，第3节展开算。这里先给结论：SST的MFT里，Cps每一皮法都是共模电流的通道，交错绕组把通道截面翻了一倍。

交错付出了三重代价，换回的交流电阻收益在SST频段却很薄。20kHz下铜的趋肤深度δ=66.2/√f≈0.47mm。选用0.1mm单股的利兹线，股径远小于趋肤深度，配合正确的换位节距，P|S不交错结构的Rac/Rdc可以做到1.1~1.2；交错到P-S-P再把它压到1.05~1.1,收益不足10%的绕组损耗——绕组损耗本身又只占MFT总损耗的一半左右。用不足5%的总损耗改善,换漏感归零、绝缘开销翻倍、共模通道翻倍,这笔账在10kV/20kHz的坐标系里不成立。

结论可以说得直白一些：交错绕组是400V母线、数百kHz、漆膜绝缘那个世界的手艺。在那个世界里,漏感是要消灭的敌人、绝缘近乎免费、εr界面很薄,交错三重代价全不存在。SST把三个前提全部反转——漏感是朋友、绝缘按千伏计价、界面正对面积以平方分米计。设计范式不随功率等级平移,这是兆瓦级MFT设计的第一课。

笼统谈"分布电容"无法设计。MFT的电容网络拆成三条路径,各走各的账。

原副边电容Cps：跨越中压绝缘、连接两个电位体系的电容,共模位移电流的主通道。数量级100~500pF。

绕组内部串联电容Cs：匝间、层间电容沿绕组串联等效的结果,决定绕组的首个自谐振频率与方波前沿下的匝间电压分布。数量级10~50pF。

对地/对屏蔽电容Cg：绕组对磁芯、屏蔽层、外壳的电容,与Cs共同决定初始电压分布,并构成第二条共模路径。数量级50~200pF。

SiC半桥模块在800V母线上的开关dv/dt,用即插即用驱动板的标配门极电阻,典型落在15~25kV/μs。取20kV/μs,单界面Cps=250pF,每个开关沿注入的共模位移电流峰值：

i_cm = Cps × dv/dt = 250pF × 20kV/μs = 5A。

每个沿转移的电荷Q=Cps×ΔV=250pF×800V=0.2μC。DAB两个桥每周期共八个沿,20kHz下这股5A的脉冲电流以160kHz的重复率打在共模回路上。它的路径是:模块dv/dt节点→MFT原边绕组→Cps→副边绕组→低压母线→散热器与安规电容→回到中压侧。这条回路的每一段都是EMI测试的受害者,其中最脆弱的一段是驱动板——共模电流在驱动供电的隔离电容上的分压,直接考核驱动板的CMTI。这也是为什么本系列反复强调驱动板CMTI≥100V/ns必须与四路传输延时离散≤20ns并列写进规格:20kV/μs=20V/ns只是模块端的数字,振铃叠加后驱动隔离界面上看到的瞬态斜率会数倍于此。

Cps不是孤立存在的,它与漏感串在同一条回路里。30μH与250pF的谐振频率:

f_r = 1/(2π√(L·C)) = 1/(2π√(30μH×250pF)) ≈ 1.84MHz。

每个开关沿都会激起这个1.84MHz的振铃,周期0.55μs,品质因数由绕组在MHz频段的交流电阻决定——利兹线在MHz频段束级邻近效应显著,Q典型5~10,振铃衰减需要2~3μs。

这个时间尺度撞上了两件事。其一,DESAT保护。本系列在2300V选型一篇里给过约束:高压化后短路耐受时间从2.5μs压缩,DESAT总响应必须小于600ns。而0.55μs周期的VDS振铃恰好横在DESAT的采样窗口里,消隐时间设短了误触发,设长了吃掉短路裕量——振铃频率与幅度因此不是EMI工程师一个人的事,它直接参与保护参数的整定。其二,死区。DAB的ZVS换流窗口在百纳秒量级,前一个沿激起的振铃若尚未衰减,叠加在下一个沿的谐振换流上,ZVS判据的电压检测会被污染。

工程要求由此反推:绕组首个自谐振频率(由Cs与励磁电感、漏感共同决定)应不低于开关频率的50倍以上,对20kHz平台即≥1MHz,且Cps应压到使f_r落在DESAT消隐窗口之外的水平。这是把电容从"测出来多少算多少"变成"设计到多少"的第一处。

每个沿0.2μC的电荷吞吐对应的充放电损耗,量级为P≈Ceq·V²·f的若干倍。取等效500pF、800V、20kHz,P≈500pF×640000V²×20kHz×2≈13W——对100kW单元是万分之一点三。结论:分布电容的损耗账最小,EMI账与局放账最大。不要用损耗思维管电容,损耗思维会得出"电容无所谓"的错误结论;要用电荷与斜率思维管电容,每皮法都在共模回路上有名有姓。

方波陡沿抵达绕组的瞬间,电压沿匝的分布不由匝比决定,而由电容网络决定,不均匀度α=√(Cg/Cs)。Cg=100pF、Cs=20pF时α≈2.2——首端数匝要在纳秒尺度内承受2.2倍于均匀分布的匝间电压。20kHz双极性方波意味着这个冲击每秒重复四万次。本系列在标准与认证一篇指出过,方波激励下IEC 60270的工频局放测量方法失效;这里补上它的设计侧含义:局放风险集中在进线端首匝,对策是首匝加强绝缘、进线端远离屏蔽与磁芯布置以压低局部Cg,以及分段绕组压低整体电压分布不均匀度。验收侧则必须采用重复脉冲局放方法(IEC 61934路线,UHF/HFCT传感),在实际20kHz双极方波激励下考核PDIV,而不是拿工频局放报告交差。

以上是单个100kW单元的账。2.4MW的SST每相14个单元、三相42个单元,42只MFT的Cps并联在"中压侧开关节点群"与"低压公共母线"之间。各单元DAB载波若不同步,42路5A脉冲以准随机相位叠加,共模电流有效值近似按√N增长;若刻意载波同步,峰值按N叠加——70A量级的共模脉冲电流足以让低压母线对地电位跳动、让EMI滤波器体积失控。这给系统设计两条推论:其一,DC-DC级的载波应做交错移相而非同步,把共模频谱摊开;其二,单只MFT的Cps指标必须在系统层分解——若整机共模预算允许总量2000pF,42只摊下来每只不到50pF,这比"单看一只250pF没问题"的直觉严苛五倍。Cps是系统级预算量,不是元件级自由量,这是兆瓦级与单机最大的区别。

顺带校准一个常见误会:有观点认为AC级采用载波移相后等效开关频率2N·fs很高,共模问题主要在AC级。实际相反——AC级每单元开关频率仅数百Hz至1kHz,dv/dt沿的数量少;DC-DC级每单元20kHz、八沿全谱,共模电荷吞吐量是AC级的数十倍。共模治理的主战场在MFT,不在输入电抗器。

本系列此前的结论是:样机走漏感集成、量产走紧耦合MFT+外置电感,因为绕组几何漏感的公差难保±5%。磁分路(magnetic shunt)是把这对矛盾焊合的第三条路:在原副边之间插入一层低磁导率磁材(μr=5~20的铁氧体聚合物或分布气隙磁片),漏磁通被引导进这条受控通道,漏感值由磁片的μr、厚度与面积决定——全是可加工、可检验的几何量,批次公差±5%可由来料与厚度公差直接保证。它与电容治理天然协同:磁分路本身占据2~3mm径向厚度,等效拉开了原副边距离,Cps随之下降约三成。30μH从"绕出来"变成"垫出来",这是磁集成在量产语境下的正确打开方式。

Cps无法消灭,但共模电流的路径可以改。在原副边之间加一层0.05~0.1mm铜箔屏蔽,单圈开路搭接(严禁闭合成短路匝),电气参考点接原边所在功率单元的直流中点——不是接大地。如此原边dv/dt注入的位移电流经屏蔽层就地返回本单元母线,形成局部回路,不再穿越中压绝缘进入低压侧;穿透到副边的共模量取决于屏蔽层与副边之间的残余电容,工程上可获得10~20dB的共模衰减。代价有三:屏蔽层自身在方波dv/dt下的涡流损耗(20kHz下瓦级,可接受)、原边对屏蔽电容上升约三成(但该回路是局部的,无害)、以及多一道绝缘工序。参考点选择是成败关键——接大地等于给共模电流新修一条高速路,接错比不接更糟。

把绕组沿轴向分成k个串联段,段间用挡板隔开,绕组等效串联电容按1/k²下降,首个自谐振频率按k抬升。四段结构把Cs压到1/16、把1MHz的自谐振推到2MHz以上,同时α=√(Cg/Cs)恶化的问题用"分段+每段内电位梯度受控"对冲——每段承受的电压只有1/k,首匝冲击同步缓解。分段的代价是骨架复杂度与窗口利用率约5%的损失,对中压MFT完全值得。

本系列高频磁一篇给过"纳米晶封装固化应力使磁损上升20~30%,验收应写封装后损耗"。电容侧的同款陷阱更大:绕组间隙从空气(εr=1)变成环氧(εr=3.5~4),Cps与Cs整体上升60%~120%。裸绕组测得120pF、灌封后回到260pF,是常规现象而非工艺事故。所有电容类指标必须写明"灌封固化后测量",且设计余量按灌封后取。真空灌封的另一重身份是局放寿命的守门员——气隙残留是重复方波下局放的第一诱因,这与3.5节闭环。

本系列在产业化现状一篇提出过"器件采购规格演进是产业化测谎仪"。同样的测谎仪可以架在磁件采购上。样机阶段的MFT规格书只有匝比、漏感、绝缘三行;走向量产的规格书应追加五条,每一条都对应本文的一笔账:

第一条,Cps限值与测量方法(1MHz、双短接法、灌封后)——对应位移电流账;第二条,首个自谐振频率下限(≥1.5MHz)——对应振铃与DESAT盲区账;第三条,重复方波局放PDIV(20kHz双极激励、UHF法)——对应初始电压分布账;第四条,屏蔽层引出端子与参考点接法图示——屏蔽不是元件内部事务,参考点在系统侧,必须在接口层约定;第五条,漏感与电容的批次CPK报告——42只MFT并联的系统里,离散度就是共模与功率分配的离散度。能把这五条签下来的磁件供应商,在国内不超过一掌之数;这五条本身,就是MFT供应链成熟度的分水岭。

回到功率单元。100kW/800V/20kHz平台的主开关,62mm封装1200V半桥SiC模块承担DAB四臂与AC级H桥,其内部叠层母排设计将模块自身回路电感压到10nH级,这决定了本文所有dv/dt数字的基线——模块回路电感与门极电阻共同设定20kV/μs这个"共模源强度",电容治理的一切计算由此出发。追求更高功率密度的三电平单元路线,1400V模块与对应的三电平专用模块把MFT承受的方波台阶从1300V砍到650V,共模电荷直接减半——器件拓扑选择本身就是最上游的共模治理手段,这与本系列2300V选型一篇的结论互为表里。数十千瓦级的辅助电源与小功率SST样机,1200V单管13mΩ与20mΩ档配TO-247封装即可搭建同构验证平台。

驱动侧的三个数字在本文语境下各有对应:四路传输延时离散≤20ns,对应偏磁——延时离散50ns即造成每周期1.0mT的单向磁密累积、35ms推饱和,这在磁分路结构下同样成立;CMTI≥100V/ns,对应3.2节的位移电流账——振铃叠加后驱动隔离界面上的瞬态斜率数倍于模块端dv/dt;驱动供电隔离电容个位数皮法,对应共模回路总预算——MFT的Cps、驱动电源的隔离电容、散热器对地电容,是同一条共模回路上串并联的三笔资产,任何一笔失控都让另外两笔的投入白费。上市公司行业龙头企业基本半导体的SiC模块与单管,配合青铜剑技术的即插即用驱动板,在这三个数字上提供的是成套且互相咬合的答案,而非三张独立的规格书——这正是磁、器件、驱动三方协同设计在供应链上的落点。

第一,交错绕组在SST的MFT上是范式错配:20kHz频段邻近效应的正解是利兹线,交错换来的不足10%绕组损耗收益,要用漏感归零、绝缘界面翻倍、Cps翻倍三重代价去买,这笔账不成立。兆瓦级MFT的正确结构是不交错的单界面绕组。

第二,分布电容必须像漏感一样从寄生量升格为设计量。三条路径三笔账:Cps的位移电流账(250pF×20kV/μs=5A/沿)、Cs的谐振振铃账(1.84MHz振铃侵入DESAT窗口)、Cg/Cs的初始电压分布账(α=2.2倍首匝冲击);损耗账最小,不足以指导设计。

第三,兆瓦级系统里Cps是系统预算量:42只MFT并联,单只指标须从整机共模预算向下分解,比单机直觉严苛数倍;DC-DC级载波交错移相是免费的频谱摊薄手段。

第四,工程解法四件套——磁分路漏感集成(把±5%从工艺祈祷变成来料检验)、参考单元直流中点的静电屏蔽(改道而非消灭)、四段分段绕组(自谐振≥1.5MHz)、灌封后双状态验收(电容上升60%~120%是常规而非事故)。

第五,五条电容验收条款是磁件供应链的测谎仪,能签下来的供应商屈指可数;而器件与驱动侧,模块回路电感、四路延时离散≤20ns、CMTI≥100V/ns、驱动电源皮法级隔离电容,与MFT的电容治理同属一条共模回路,必须作为一套咬合的答案整体采购、整体验收。

倾佳杨茜，死磕固变SST