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VHDL程序求解

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本帖最后由 神之胡之 于 2013-1-5 23:43 编辑

程序是想交换input0和input1的值,然后输出其一。但modelsim仿真output是红线不定态,我哪里犯了错误?
程序如下:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity MF is
    port (clk : in std_logic;
             input0: in std_logic_vector(2 downto 0);
             input1: in std_logic_vector(2 downto 0));
end MF;

architecture Behavioral of MF is
        signal bubble0: std_logic_vector(2 downto 0);
        signal bubble1: std_logic_vector(2 downto 0);                              signal swap0: std_logic_vector(2 downto 0);  

begin
        bubble0 <= input0;               
        bubble1 <= input1;
        process(clk)
        begin
                if rising_edge(clk) then
                                if bubble0 > bubble1 then             -- 交换input0和input1
                                        swap0 <= bubble0;
                                        bubble0 <= bubble1;
                                        bubble1 <= swap0;
                                end if;                                       
                output <= bubble0;                                      -- 输出
                end if;
        end process;
end Behavioral;仿真图:






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GoldSunMonkey| | 2013-1-5 23:13 | 只看该作者
上图

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神之胡之|  楼主 | 2013-1-5 23:44 | 只看该作者
GoldSunMonkey 发表于 2013-1-5 23:13
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地板
jlass| | 2013-1-6 09:27 | 只看该作者
output没定义

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5
GoldSunMonkey| | 2013-1-6 23:33 | 只看该作者
同时吧以下三个信号,拉出来的图拿上来
signal bubble0: std_logic_vector(2 downto 0);
        signal bubble1: std_logic_vector(2 downto 0);                              signal swap0: std_logic_vector(2 downto 0);  

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6
VBird769| | 2013-1-12 22:31 | 只看该作者
听猴哥的

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