MII 时钟生成模块

只看该作者 · 2013-2-25 19:44

下面是10M/100M IP CORE的MII时钟生成模块，功能是将CLK，分频为mdc=clk/Divider。

module eth_clockgen(Clk, Reset, Divider, MdcEn, MdcEn_n, Mdc);

parameter Tp=1;

input    Clk;             // Input clock (Host clock)
input    Reset;          // Reset signal
input [7:0] Divider;       // Divider (input clock will be divided by the Divider[7:0])

output    Mdc;             // Output clock
output    MdcEn;          // Enable signal is asserted for one Clk period before Mdc rises.
output    MdcEn_n;       // Enable signal is asserted for one Clk period before Mdc falls.

reg       Mdc;
reg [7:0] Counter;

wire       CountEq0;
wire  [7:0] CounterPreset;
wire  [7:0] TempDivider;

assign TempDivider[7:0] = (Divider[7:0]<2)? 8'h02 : Divider[7:0]; // 分频>=2
assign CounterPreset[7:0] = (TempDivider[7:0]>>1) - 1'b1;          // 除2减1

// 计数值为半个MDC周期
always @ (posedge Clk or posedge Reset)
begin
  if(Reset)
Counter[7:0] <= #Tp 8'h1;
  else
begin
   if(CountEq0)
      begin
      Counter[7:0] <= #Tp CounterPreset[7:0];
      end
   else
      Counter[7:0] <= #Tp Counter - 8'h1;
end
end

// 当计数值为0，MDC翻转
always @ (posedge Clk or posedge Reset)
begin
  if(Reset)
Mdc <= #Tp 1'b0;
  else
begin
   if(CountEq0)
      Mdc <= #Tp ~Mdc;
end
end

// 一些组合信号
assign CountEq0 = Counter == 8'h0;
assign MdcEn = CountEq0 & ~Mdc;
assign MdcEn_n = CountEq0 & Mdc;

endmodule

只看该作者 · 2013-2-25 19:44

思考一些问题：1、CountEq0持续多少clk
2、当这个语句Counter[7:0] <= #Tp Counter - 8'h1中去掉#Tp,仿真时会如何呢？
3、MdcEn持续多少clk？

MII 时钟生成模块

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