建立时间和保持时间

-714 · 2013-3-31 11:21

关于建立时间和保持时间的重要性不必多说，电路的大多的时间的计算都是围绕着这两个时间进行的，他们是时序设计的根本。我们所做的静态时序仿真就是为了保证电路满足建立时间和保持时间。关于建立时间和保持时间的资料很多，一直都不是太理解。最近，自己整理了一下自己的理解，拿来和大家分享一下。

2.1概念

建立时间：时钟上升沿到来之前，数据需要在输入端保持稳定的时间。

保持时间：时钟上升沿到来之后，数据需要在输入端保持稳定的时间。

深入理解一下：

因为触发器一般都是由“与非门”或者“或非门”连接成反馈电路组成，而时钟不一定与输入端在同一个门的输入端上，如图1所示，

[sub]

图1 触发器

这种情况D需要先从与非门[sup]

G4进入G3，而且通过G4、G1到达G2以后，时钟CP从0跳变为1才能正确采样，而D到达G2、G3所需的时间就是所谓的建立时间。（这个不是跳变，而是为1时对门使能，跳变的原理也差不多）。

CP变为1之后，触发器还需要一定的时间才能通过G5、G6将数据输出到Q，这段时间就是保持时间。

[/sup]

[/sub]

[sub][/sub]2.2误区

网上很多资料都说建立时间和保持时间之和是一个时钟周期。这是一个错误的说法，很误导人，这应该是能满足建立和保持时间要求的最小的时钟周期。建立时间和保持时间的长短只跟器件本身的特性有关，和时钟无关。而建立时间和保持时间的余量才跟时钟相关。时钟的上升沿也只是建立时间和保持时间的一个参考。好的设计的建立时间和保持时间之和总是小于一个时钟周期的。

对于一个设计，如果时间余量太大，则说明设计还可以提速（在晶振能满足要求的情况下）；

2.3时间余量的计算方法

图2 建立时间和保持时间

很明显，Q1数据输出比D1数据输入延迟了TCO，D2数据输入比Q1数据输出又延迟了Tp。所以上升时间TS + TCO + Tp < TCLK 。TSMAX = TCLK - TCO - Tp ；建立时间余量就是TSMAX - TS。而每个时序设计在不出错的情况下允许的保持时间的最大值就是：即使建立时间达到了允许的最大值，保持时间也能满足要求的最大的THMAX 为TCLK - TSMAX。所以结论是保持时间允许的最大值和建立时间允许的最大值之和是一个时钟周期。

对建立时间的另一种理解就是，数据能比下一个钟提前TCLK - TCO - Tp到达输入端，而触发器需要在时钟到达之前完成数据的建立，所以建立时间应该比它小。