打印

vhdl的电路设计

[复制链接]
1311|8
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
h495093331|  楼主 | 2013-7-9 15:33 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
yulunna| | 2013-7-10 11:58 | 只看该作者
第一路信号下降沿拉低,第二路信号上升沿拉高,就行了哦,感觉

使用特权

评论回复
板凳
GoldSunMonkey| | 2013-7-10 21:20 | 只看该作者
yulunna 发表于 2013-7-10 11:58
第一路信号下降沿拉低,第二路信号上升沿拉高,就行了哦,感觉

觉得可行啊

使用特权

评论回复
地板
GoldSunMonkey| | 2013-7-10 21:20 | 只看该作者
用一个高速一点的时钟采样即可

使用特权

评论回复
5
tergy2012| | 2013-7-11 16:30 | 只看该作者
支持啊

使用特权

评论回复
6
GoldSunMonkey| | 2013-7-11 21:55 | 只看该作者
tergy2012 发表于 2013-7-11 16:30
支持啊

必须支持啊

使用特权

评论回复
7
冰妃袭阳SS| | 2013-7-12 13:59 | 只看该作者
entity TWO is
port
(
         clk1_ref        :in  std_logic;
         clk2_ref        :in  std_logic;
         flag          :out std_logic;
);
end TWO;
architecture TWO_body of TWO is              
begin        
process(clk1_ref)
begin
if(clk1_ref'event and clk1_ref='0')then
        flag <='0';
        if clk2_ref='1' then  
        flag <='1';
        end if;
end if;
end process;
end TWO_body;
VHDL语言,一个进程中只能有一个沿触发,因此第二个信号是电平检测,初学者的一点儿意见,欢迎指正

使用特权

评论回复
8
lknudt| | 2013-9-4 15:31 | 只看该作者
GoldSunMonkey 发表于 2013-7-10 21:20:41 |只看该作者 点评回复 |返回版面
用一个高速一点的时钟采样即可
                     2013, 寻找梦想


这个才是正解。

使用特权

评论回复
9
q728117579| | 2013-9-4 16:36 | 只看该作者
冰妃袭阳SS 发表于 2013-7-12 13:59
entity TWO is
port
(

这个程序中的“process”什么意思啊?还有clk1_ref'event这个呢?

新手求指导

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

2

主题

2

帖子

1

粉丝