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请教在verilog中两个敏感信号的检测

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楼主
awey| | 2008-1-13 13:53 | 显示全部楼层 回帖奖励 |倒序浏览

always 好象不能嵌套的

试试这样：

always @(posedege HREF) 
   fHREF＝1；        // fHREF做标志

always @(posedge CLK)
   begin
   ……
   if(HREF)
      begin
      ……
      fHREF＝0；
      end
   end
   

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