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VHDL能写类似always @posedge(clk) or negedge(clr)的语句吗

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楼主
tom0606|  楼主 | 2014-4-6 11:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
ococ| | 2014-4-6 14:33 | 只看该作者
一般都这么写:
if clr='0' then
       ……
elsif rising_edge(clk) then
       ……
end if;

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