关于FPGA供电电压

只看该作者 · 2014-7-3 10:10

由于我电路设计失误，导致VCCA本来应该2.5V的供电现在大约2.3V，不知道这个影响FPGA的工作吗？我程序烧写是正常的，但是程序不是立刻执行，过了得有半分钟才开始执行？这个和电压不够有关系吗？谢谢啊

只看该作者 · 2014-7-3 12:03

看下数据手册，VCCA的电压范围能否满足要求，程序不是立刻执行应该是生成bit流里面的配置速度太低引起的

只看该作者 · 2014-7-3 14:59

41402169 发表于 2014-7-3 12:03
看下数据手册，VCCA的电压范围能否满足要求，程序不是立刻执行应该是生成bit流里面的配置速度太低引起的 ...

那有办法解决程序不立刻执行这个问题吗

只看该作者 · 2014-7-4 17:17

可以设置来解决这个问题，估计是不是这个问题，需要你看下逻辑。

只看该作者 · 2014-7-5 10:18

andous 发表于 2014-7-4 17:17
可以设置来解决这个问题，估计是不是这个问题，需要你看下逻辑。

逻辑很简单就是流水灯
//===========================================================================
// File Name : STREAM_LED.v
// Module Name : STREAM_LED
/* ��վ�� www.sopc51.com(о��Ƽ�)                                        *
* ��䣺 SOPC51@126.com ��룺��Ҫ                            *
* �汾�� V1.1                                                             *
* ��ߣ� δ�                                                             *
* ��ڣ�2012-5-1                                                          *
*****************************************************************************/
//===========================================================================

module test_led
(
//Input ports.
SYSCLK,
RST_B,

//Output ports.
LED_DATA
);

//===========================================================================
//Input and output declaration
//===========================================================================

input SYSCLK; //System clock, 50MHz.
input RST_B; //Global reset, low active.

// output [9:0] LED_DATA; //LED data output.
output [3:0] LED_DATA;
//===========================================================================
//Wire and reg declaration
//===========================================================================

wire SYSCLK;
wire RST_B;

//reg [9:0] LED_DATA;
reg [3:0] LED_DATA;
//===========================================================================
//Wire and reg in the module
//===========================================================================

reg [23:0] TIME_CNT; //Count the time, everyone show 1ms.
//reg [9:0] LED_DATA_N; //Next value of LED_DATA.
reg [9:0] LED_DATA_N;
wire [21:0] TIME_CNT_N; //Next value of TIME_CNT.

//===========================================================================
//Logic
//===========================================================================

//Count the time, let the every led show 50ms.
always @(negedge RST_B or negedge SYSCLK)
begin
  if(!RST_B)
TIME_CNT <= 22'b0;// 2^21=1024*1024*2  50MHZ
  else
TIME_CNT <=  TIME_CNT_N;
end

assign TIME_CNT_N = TIME_CNT + 22'b1;

//LED light output control.
always @(negedge RST_B or negedge SYSCLK)
begin
  if(!RST_B)
// LED_DATA <= `UD 10'b11_1111_1110;
LED_DATA <=  4'b1110;
  else
LED_DATA <=  LED_DATA_N;
end

always @ (*)
begin
  //if((LED_DATA == 10'b01_1111_1111) && (TIME_CNT == 21'b0))
  //  LED_DATA_N = 10'b11_1111_1110;
  if((LED_DATA == 4'b0111) && (TIME_CNT == 22'b0))
  LED_DATA_N = 4'b1110;
  else if(TIME_CNT == 21'b0)
//LED_DATA_N = {LED_DATA[8:0] , 1'h1};
   LED_DATA_N = {LED_DATA[2:0] , 1'h1};
  else
LED_DATA_N = LED_DATA;
end

endmodule

只看该作者 · 2014-7-5 10:20

andous 发表于 2014-7-4 17:17
可以设置来解决这个问题，估计是不是这个问题，需要你看下逻辑。

延时的时间还挺长的感觉得有半分钟，我觉得肯定不是逻辑的问题

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