16.6.8 FDPLL96M - 部分数字锁相环控制
16.6.8.1 概览
FDPLL96M 控制器允许灵活的接口到内核的数字锁相环(DPLL)数字功能.FDPLL96M集成了一个数字滤波比例积分控制器，一个时间到数字的转换器(TDC),一个测试模式控制器，一个数字控制晶振和一个PLL控制器，它也提供一个部分倍频器在输入和输出之间。
CLK_FDPLL96M_REF是DPLL输入时钟参考。可选择的参考时钟源是XOSC32K,XOSC和GCLK_DPLL.
在XOSC和输入倍频器集成了一个时钟分频器。选择的时钟必须在用FDPLL96M之前被使能和配置，如果GCLK被选做参考时钟，它必须被配置和使能在通用时钟发生控制器中。具体请参考“GCLK-Generic Clock Controller”如果GCLK_DPLL被选作CLK_FDPLL96M_REF,必须小心确保GCLK的源在FDPLL96M可用的频率范围.
XOSC源能被FDPLL96M内部分频。用户必须确保编程时钟分频器和XOSC频率提供一个CLK_FDPLL96M可用的值。在CLK_FDPLL96M输入频率范围之内。
FDPLL96M是CLK_FDPLL96M输出值。CLK_FDPLL96M 时钟状态只依靠FDPLL96M内部控制最终时钟门CG。
FDPLL96M需要一个从GCLK得到的32kHz的时钟当FDPLL96M内部锁定时间被使用。这个时钟必须在使用FDPLL96M之前在通用时钟控制器中被使能。
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