44B0中断响应时间问题

只看该作者 · 2007-10-30 00:21

44b0x没有remap功能，中断的初始部分代码必须在flash中执行，我用定时器去测中断响应时间，但是结果很奇怪。
当flash区和SDRAM都允许cache时，时间为3us左右，因为有cache的原因，中断响应时间每次都有可能不同。
问题是当我关闭了cache后，响应时间长了很多，这个可以理解，但是为什么这个时间不是固定的一个数呢？而是每次的时间都还是不同呢？
是不是我cache没有关闭掉？如果没有关闭，那响应时间长了又怎么解释呢？
希望大家帮忙分析下，谢谢。

只看该作者 · 2007-10-30 08:02

何时开始计时，何时停止计时。

只看该作者 · 2007-10-30 16:20

测量方法:启动定时器,进入用户中断程序时立即读出定时器当前计数值,与reload值之差即为中断发生到中断函数被执行的时间.44b0的手册上说,当定时器溢出时,申请中断并reload计数值继续计数,那么中断发生后,定时器是从reload值开始递减的,reload与当前值之差就是中断响应的时间.

这样做法有错吗？

只看该作者 · 2007-10-30 18:13

只看该作者 · 2007-10-30 19:14

看了看44b0的手册，IRQ中断延迟从4个MCLK到28个MCLK。主要的不确定因素是发生中断时正在执行的那条指令需要多少个周期。
楼主说的这个测量方法，经过的环节太多，不确定因素也会更多。
不知道你测量的结果是多少个周期，在什么范围变动。

感觉ARM并不是能够精确按指令计算执行时间的东东。

只看该作者 · 2007-10-30 22:13

多谢回复。
TO xieqin ：可能用词有错误。

如果打开cache，周期会在21到48周期左右波动，但不是固定值，一个周期为0.03us。
如果关闭cache，周期的变动范围更大点，也不是固定值。
现在最不能理解的就是为什么cache没有打开，也是不固定值呢？

难道cache关闭后，每条指令的执行时间也不固定吗？
有点难理解。

只看该作者 · 2007-11-1 05:49

要读出pwm timer的数据要经过
System Bus Bridge & Arbitration,System Bus Arbitration
比如，当中断产生（假如cpu已经接受）而同时sdram请求刷新，由于它有最高优先级，系统总线被它占用，cpu不得不等待直到刷新完成和没有其它的总线请求（如LCD_DMA,ZDMA,BDMA等）cpu才能读timer的数据。
所以随着打开的资源越多，cpu响应的时间越长，不确定性能越大。

只看该作者 · 2007-11-1 14:24

噢，多谢。
如果这样，那要使cpu的响应时间相对固定（us级），是没有办法的事情了吗？

只看该作者 · 2007-11-1 16:41

我也没做个这方面的测试。

ps：我都很久没碰440了。

只看该作者 · 2007-11-1 23:08

多谢回复

只看该作者 · 2007-11-2 12:12

如果你要求从中断到cpu的接管时间，那就难办了。
如果你要求从中断到数据响应时间，可以用dma试试。你做的那个测试可以用bdma1完成，相信会好很多。

44B0中断响应时间问题

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呵呵请问是如何用定时器测中断响应时间的

测中断响应时间方法

关键是你说的这个时间,它不叫"中断响应时间"

随便说说

44B0中断响应时间问题

cpu并非是独占内部总线

多谢回答

你的目的是什么？

有些工业控制对时间的要求非常严格。

re：

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