AD的英文讨论~

只看该作者 · 2008-3-20 16:03

The decimation process reduces the amount of noise present in the final ADC result. However, the higher the decimation rate, the lower the output rate per stage, thus, a trade-off is possible between a noise-free signal and speed of sampling.

Σ-Δ的AD器件，平均化的处理过程减小了一部分干扰噪声对采样结果的影响。然而，较高的采样率和每一次转换过程中采用较低的输出速率，因此可能会出现“随机噪声和采样速度交替出现的问题”

以上是我对这段话的理解，估计是我英文水平太差，最后一点还是没想明白：）希望大家一起研究，同时探讨一下如何解决the higher the decimation rate, the lower the output rate per stage的问题

1万 · 2008-3-20 16:45

However, the higher the decimation rate, the lower the output rate per stage, thus, a trade-off is possible between a noise-free signal and speed of sampling.

然而，越高的抽取速率（decimation rate），每个阶段的输出速率就会越低。因此，在信号噪声和采样速度之间有个折衷。

1万 · 2008-3-20 16:52

The decimation process reduces the amount of noise present in the final ADC result.

抽取过程减少了ADC最终结果中的噪声量。

只看该作者 · 2008-3-20 21:38

trade-off 折中~
还是有点问题哦，前边的文档说过
采样结果输出是以一个恒定的频率输出的，如果在这个时间段内提高
采样率，即decimation rate，不就可以更精确了吗？

1万 · 2008-3-20 21:57

这里所说的是decimation rate可以降低噪声。但是如果decimation rate越高的话，那么就会导致输出结果太慢。

1万 · 2008-3-20 22:35

抽样率超高，准确度应该越低而不是越高。

你理解有个错误：输出速率是与抽样速度成正比的或相等的。可能与采样速率有所混淆。此处，采样速率往往是固定的，或者说是在采样速率固定的情况下说抽样速率高低不同对准确度的影响。

4楼----

只看该作者 · 2008-3-21 08:47

The sampling frequency of the ADC is 250 kHz.The decimation process on the ADC is an averaging process where a number of samples are taken and the averaged result is output. Due to the architecture of the digital filter employed, the amount of samples taken (per stage) is equal to 3 times the decimation rate. So 3 × 256 or 3 × 128 samples are averaged to obtain each stage result.

以下是一张相应寄存器位设置表格，取样率可选：
Decimation Bit Value   Decimation Rate    ADC Output RATE
                                           （Per Stage ）
00                           256              3.072 ms
01                           128              1.536 ms

16bit的Σ-ΔAD芯片，sampling frequency：采样频率=250KHz
然后decimation process，取样过程是对“在这个采样频率（250KHz)下取样所得的结果”进行一个平均化的数字滤波。这样理解对吗？而后面的三倍频是什么概念呢？

只看该作者 · 2008-3-21 09:18

也就说，取样过程越快，在这个时间内所取得的采样点就越少，所以IC921说
的“抽样率超高，准确度应该越低”也就这个意思？

1万 · 2008-3-21 10:11

但是带来的结果就是最终结果要的时间长。所以才存在着精度和采样速度之间的折中。

Decimation Rate确定后，就可以算出每次得到一个输出结果所需要的时间。

为什么每次Decimation过程需要的样点数是Decimation Rate的3倍呢？这是因为
Due to the architecture of the digital filter employed，也就是说这是由
所采用数字滤波器结构决定的。

250KHz的采样率，然后Decimation Rate是256的话，那么可以计算出最终的转换频率为
250K/(256*3)=0.33552KHz，周期也就是3.072ms。也就是说，从开始转换到得到结果的
时间为3.072ms。如果想提高转换速度，那么只能降低Decimation Rate，然而付出的
代价就是输出精度降低（应该也就是前文所提到的noise）。