PCB设计的阻抗控制和阻抗匹配

登录 · 发表于 2015-5-27 11:18

PCB设计的阻抗控制和阻抗匹配

发表于 2015-5-27 11:22

不错不错，只不过在高频的时候，对阻抗匹配的问题。

发表于 2015-5-27 11:31

谢谢分享，不错

发表于 2015-5-27 11:47

产品的可靠性是产品的一个重要
指标，以往可靠性被忽视。产品的可靠
性直接影响到产品的使用价值、公司
的前途、使用者的安全。
在中国，很多工程师常常不重视
或者忽视电路板的可靠性，在设计过
程中，只注重原理和功能的设计，在设
计好原理图后，认为布线布通就可以
了，而不考虑电路板在一个产品中的
重要性，电路板出故障或问题的概率，
电路中信号的完整性，电路的 E M I 和
EMC 特性。但是随着产品的可靠性发展
和越来越受到重视，在设计时不再是
简单的导线连接，必须考虑电路中信
号的完整性，电路的 EMI 和 EMC 特性。
印制电路板的可靠性是目前很多工程
师需要注意的问题，电路的可靠性直
接影响这个产品的性能。而 PCB 阻抗的
可靠性设计的一个关键环节。

发表于 2015-5-27 11:47

一．电路板的叠层设计
一个好的叠层结构是对大多数信
号整体性问题、 EMC 问题、信号完整性、
电路可靠性的最好防范措施，同时也
最易被人们误解。这里有几种因素在
起作用，能解决一个问题的好方法可
能会导致其它问题的恶化。只要成本
能承受得起，很多系统设计供应商会
建议电路板中至少应该有一个连续平
面以控制特性阻抗和信号质量。 EMC 专
家建议在外层上放置地线填充(Ground
Fill) 或地线层来控制电磁辐射和对电
磁干扰的灵敏度，在一定条件下这是
一种好建议[1]。然而由于瞬态电流的原
因，在某些普通设计中采用这种方法
可能会遇到麻烦。我们来看一对电源
层 / 地线层这种简单的情况: 它可看作
为一个电容( 图 1 － 1) 。

发表于 2015-5-27 11:48

可以认为电源层和地线层是电容
的两个极板。要想得到较大的电容值，
就需将两个极板靠得更近( 距离 D) ，并
增大介电常数( ε g ) 。电容越大则
阻抗越低，这是我们所希望的，因为这
样可以抑制噪声。不管其它层怎样安
排，主电源层和地线层应相邻，并处于
叠层的中部。如果电源层和地线层间
距较大，就会造成很大的电流环并带
来很大的噪声。将电源层放在一侧而
将地线层放在另一侧，将会导致如下
问题：

发表于 2015-5-27 11:48

（ 1 ）最大的串扰: 由于各层之间没
有地平面或者电源平面，导致交互电
容增大，各信号层之间的串扰比各层
本身的串扰还大。
（ 2 ）最大的环流: 电流围绕各电源
层流动且与信号并行，大量电流进入
主电源层并通过地线层返回。 EMC 特性
会由于环流的增大而恶化。
（ 3 ）失去对阻抗的控制: 信号离控
制层越远，由于周围有其它导体，因此
阻抗控制的精度就越低。
（4）容易造成焊锡短路，可能会增
加产品的成本。

发表于 2015-5-27 11:49

PCB 的各层分布一般是对称的。不
应将多于两个的信号层相邻放置；否
则，很大程度上将失去对 SI 的控制。最
好将内部信号层对地对称放置。除非
有些信号需要连线到 SMT 器件，应尽量
减少外层的信号布线。对层数较多的
电路板，可将这种放置方法重复很多
次。也可以增加额外的电源层和地线
层；只要保证在两个电源层之间没有
成对的信号层即可。

发表于 2015-5-27 11:49

高速信号的布线应安排在同一对
信号层内 ; 除非遇到因 SMT 器件的连接
而不得不违反这一原则。同一类信号
的所有走线都应有共同的返回路径( 即
地线层) 。有两种思路和方法来判断什
么样的两个层能看成一对：
(1) 保证在相等距离的位置返回信
号完全相等。这就是说, 应将信号对称
地布线在内部地线层的两侧。这样做
的优点是容易控制阻抗和环流；缺点
是地线层上有很多过孔，而且有一些
无用的层，也给成本带来很大的增加。
（2 ）相邻布线的两个信号层。优点
是地线层中的过孔可控制到最少( 用埋
孔) ; 缺点是对某些关键信号这种方法
的有效性下降。元件驱动和接收信号的
接地连接最好能够直接连接到与信号
布线层相邻的层面。作为一个简单的
布线原则，表层布线宽度按英寸计应
小于按毫微妙计的驱动器上升时间的
三分之一( 例如: 高速 T T L 的布线宽度
为 1 英寸) 。

发表于 2015-5-27 11:49

如果是多电源供电，在各个电源
金属线之间必须铺设地线层使它们隔
开。不能形成电容，以免导致电源之间
的 AC 耦合。
上述措施都是为了减少环流和串
扰，并增强阻抗控制能力。地线层还会
形成一个有效的 EMC“屏蔽盒”。在考虑
对特性阻抗的影响的前提下，不用的
表层区域都可以做成地线层。

发表于 2015-5-27 11:50

二．特性阻抗(Characteristic
Impedance)
一种好的叠层结构就能够作到对
阻抗的有效控制和匹配，其走线可形
成易控制和可预测的传输线结构。
根据传输线理论和信号的传输理
论，信号不仅仅是时间变量的函数，同
时还是距离变量的函数，所以信号在
连线上的每一点都有可能变化。因此
定义连线的交流阻抗，即变化的电压
和变化的电流之比为传输线的特性阻
抗[2] ;
(1)
Z(w): 理想传输线的特性阻抗，单
位Ω ；
L: 理想传输线的电感， H/mm;
C: 理想传输线的电容， F/mm。
传输线的特性阻抗只与信号连线
本身的特性相关，在实际电路中，导线
本身电阻值小于系统的分布阻抗，特
别是在高频电路中，特性阻抗主要取
决于连线的单位分布电容和单位分布
电感带来的分布阻抗。理想传输线的
特性阻抗只取决于连线的单位分布电
容和单位分布电感。

发表于 2015-5-27 11:50

信号的上升沿时间和信号传输到
接收端所需时间的比例关系决定了信
号连线是否被看作是传输线。具体的
比例关系由下面的公式可以说明。
l =T
r
/D （2）
l: 信号的上升沿等效物理长度，
单位 mm;
T
r
: 信号的上升沿时间，单位 ps;
D: 信号实际传输延迟，单位 ps/
mm。
如果 P C B 板上导线连线长度的大
于 1/6，我们就可以将信号之间的连接
导线看做是传输线。由信号等效阻抗
计算公式，可知，传输线的阻抗可以用
下面的公式表示。
（3）
Z(w) : 实际传输线的特性阻抗，单
位Ω ；
R : 传输线的导线电阻，单位Ω /
mm;
L: 传输线的导线分布电感， H/mm;
C: 传输线的导线分布电容， F/mm。
在高频(几十到几百 MHz) 情况下满
足 wL>>R(当然在信号频率 GMHz 以上的
范围内，则考虑到信号的集肤效应，需
要仔细的研究这种关系) 。那么式( 3 )
可以简化为式(1) 所示。

发表于 2015-5-27 11:50

那么对于确定的传输线而言，其
特性阻抗为一个常数。信号的反射现
象就是因为信号的驱动端和传输线的
特性阻抗以及接收端的阻抗不一致所
造成的。对于 CMOS 电路而言，信号的
驱动端的输出阻抗比较小，为几十欧
姆。而接收端的输入阻抗就比较大。

发表于 2015-5-27 13:04

三．阻抗控制和阻抗匹配
印制电路板上导线的特性阻抗是
电路板设计的一个重要指标，特别是
在高频电路的 PCB 设计中，必须考虑导
线的特性阻抗和器件或信号所要求的
特性阻抗是否一致，是否匹配。因此，
在 P C B 设计的可靠性设计中有两个概
念是我们必须注意的。
1．阻抗控制
阻抗控制 ( I m p e d a n c e
Controling) ，线路板中的导体中会有
各种信号的传递，为提高其传输速率
而必须提高其频率，线路本身若因蚀
刻，叠层厚度，导线宽度等不同因素，
将会造成阻抗值得变化，使其信号失
真。故在高速线路板上的导体，其阻抗
值应控制在某一范围之内，称为“阻抗
控制”。
影响 P C B 走线的阻抗的因素主要
有: 铜线的宽度、铜线的厚度、介质的
介电常数、介质的厚度、焊盘的厚度、
地线的路径、走线周边的走线等。所以
我们在设计 P C B 一定要对板上走线的
阻抗进行控制，才能尽可能避免信号
的反射，以及其他电磁干扰和信号完
整性问题，保证 PCB 板的实际使用的稳
定性。
PCB 板上微带线和带状线的阻抗的
计算方法可参照相应的经验公式，如
式(4) 和式(5) 所示[2]

发表于 2015-5-27 13:04

此公式必须在 0.1<(W/H)<2.0 及 1
<(Er)<15 的情况才能应用。
（4）
走线到参考平面的距离: h
PCB 板材质的介电常数:
PCB 板上导线宽度: w
PCB 板上导线厚度:
(2) 带状线
H 为两参考平面的距离，并且走线
位于两参考平面的中间。此公式必须
W/H<0.35 及 T/H<0.25 的情况才能应
用。
（5）
走线到参考平面的距离: h
PCB 板材质的介电常数: ε
r

发表于 2015-5-27 13:04

PCB 板上导线宽度: w
PCB 板上导线厚度: h
l
上面的两个公式只是经验公式，
想得到比较准确的结果，最好还是用
仿真软件来计算。其他导线的阻抗可
以根据 PCB 设计特性阻抗来计算。

发表于 2015-5-27 13:05

2．阻抗匹配
阻抗匹配（Impedance Matching），
在线路板中，若有信号传递时，希望有
电源的发出端起，在能量损失最小的
情形下，能顺利的传送到接受端，而且
接受端将其完全吸收而不作任何反射。
要达到这种传输，线路中的阻抗必须
和发出端内部的阻抗相等才行称为
“阻抗匹配”。
在设计高速 PCB 电路时，阻抗匹配
是设计的要素之一。而阻抗值跟走线
方式有绝对的关系，例如是走在表面
层（Microstrip）或内层（Stripline/
Double Stripline），与参考的电源层
或地层的距离，走线宽度， PCB 材质等
均会影响走线的特性阻抗值。也就是
说要在布线后才能确定阻抗值，同时
不同 P C B 生产厂家生产出来的特新阻
抗也有微小的差别。
一般仿真软件会因线路模型或所
使用的数学算法的限制而无法考虑到
一些阻抗不连续的布线情况，这时候
在原理图上只能预留一些端接
（Terminators），如串联电阻等，来缓

发表于 2015-5-27 13:05

和走线阻抗不连续的效应。真正根本
解决问题的方法还是布线时尽量注意
避免阻抗不连续的发生。
图 2： PCB 走线等效电路
PCB 板上的走线可等效为图 2 所示
的串联和并联的电容、电阻和电感结
构。串联电阻的典型值 0 . 2 5 - 0 . 5 5
ohms/foot，因为绝缘层的缘故，并联
电阻阻值通常很高。将寄生电阻、电容
和电感加到实际的 P C B 连线中之后，
连线上的最终阻抗称为特征阻抗 Z 0 。
线径越宽，距电源 / 地越近，或隔离层
的介电常数越高，特征阻抗就越小。如
果传输线和接收端的阻抗不匹配，那
么输出的电流信号和信号最终的稳定
状态将不同，这就引起信号在接收端
产生反射，这个反射信号将传回信号
发射端并再次反射回来。随着能量的
减弱反射信号的幅度将减小，直到信
号的电压和电流达到稳定。这种效应
被称为振荡，信号的振荡在信号的上
升沿和下降沿经常可以看到。

发表于 2015-5-27 13:06

阻抗不匹配对电路设计带来以下
效应:
（ 1 ）反射信号( R e f l e c t e d
Signals）;
（ 2 ）延时和时序错误( D e l a y &
Timing Errors）;
（ 3 ）多次跨越逻辑电平门限错误
（False Switching）;
（4）过冲与下冲(Overshoot and
Undershoot）;
（5）串扰(Induced Noise);
（6）地弹(Ground Noise);
（7）电磁辐射(EMI Radiation).

发表于 2015-5-27 13:06

四．结束语
阻抗匹配是 P C B 可靠性设计设计
的要素之一，直接关系产品的 E M I 和
EMC 特性，对产品的可靠度也有很大的
影响。在告诉信号布线、布局时，要设
计好叠层和阻抗控制，做到阻抗的匹
配，增加产品的可靠性。 ◆

PCB设计的阻抗控制和阻抗匹配

本帖子中包含更多资源

相关帖子

浏览过的版块