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[FPGA] FPGA配置时序问题，程序不稳定

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 楼主| jiachunyu521 发表于 2015-7-13 21:37 | 显示全部楼层 |阅读模式
FPGA, 时序, Chip, ChipScope, Scope
我V5的程序是算DDC后信噪比的程序 ，做的是6路DDC运算，  为什么每次配置之后得到的信噪比不一样，正常的时候是70，可能下一次配置后得到的就是16，还有就是有时候加上chipscope第2路错误了，其他5路正常，把chipscope删掉后第二路正确了，第5路又错误了。求猴哥赐教啊
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