ISE MAP时间长，请大家帮忙看看！

发表于 2016-1-19 16:00

目前遇到一件暂不知道怎么处理的困难：

在spartan6 xc6slx25器件上一个程序，目前编译时间在20小时左右，资源利用在55%，其它资源也利用不多（资源都不紧张）；目前最大的问题是编译时间相当长，程序应该也不算很复杂，程序里有几个步进电机控制程序，包含除法器等。

ISE的设置都采用通用设置，里面有个ddr3约束了下时钟，其它没有时序约束处理。

目前怀疑除法器导致程序编译时间变长，但不知如何处理或设置，来这里请教大家了。

有好的建议帮忙和解决方案请帮忙说说，谢谢！

发表于 2016-1-20 09:49

这个要看一下他停留在什么phase，可以很容易的找到原因，首先区分一下是资源、时序、布线资源的问题，再定位。

[FPGA] ISE MAP时间长，请大家帮忙看看！

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