modelsim仿真错误的问题
2016-11-30 15:22
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很容易能差到问题啊，都定位到文件第xx行了
SPI接口数据读取
2016-8-13 20:13
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已加
十年FPGA设计经验，联系扣扣 827492034
PLL
2016-1-20 16:54
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明显的管脚分配错误
ISE MAP时间长，请大家帮忙看看！
2016-1-20 09:49
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这个要看一下他停留在什么phase，可以很容易的找到原因，首先区分一下是资源、时序、布线资源的问题，再定 ...
是否fpga所有寄存器都需要复位，意义何在
2016-1-18 09:51
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不是所有的寄存器都是要复位，但是不复位的寄存器必须保证不对系统产生影响。分析不清楚还是要带上复位。 ...
fitter时间长的难以忍受！
2015-12-20 23:01
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信息太少，没法分析
是不是反馈太多或者时序要求高、无足够布线资源
关于FPGA连续写入FIFO后NiosII读取数据错误的问题
2015-12-16 13:40
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通过你上面的描述，我觉得问题可能出现你的代码中。
一方面怀疑你的line_sim产生，一方面是FIFO的读写控制 ...
CPU与FPGA数据交互问题
2015-12-12 16:44
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这是因为FPGA内部没有对数据做锁存，导致两次读取的数据不是同一个时刻值。 ...
xilinx mpmc vfbc仿真的奇怪问题
2015-12-12 16:42
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应该有ug可以看的。去官网上找找即可
新手学习FPGA开发板选哪种好？
2016-1-19 07:34
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这个自学有点难，要有人点拨才行
关于DCM与时序约束被ignore
2015-12-27 22:47
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有个疑问，你设置的两个时钟不是整数倍的关系，怎么保证相对沿的延时固定？
ISE中设置两个输出信号的skew ...
四轴飞行器项目发起－－DEMO发起
2016-1-28 13:05
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需要做什么？
悬赏现金解决时钟同步的问题
2015-12-21 09:29
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是的
联系 八2七4九2零3四
怎么在CLK下将多个周期内的脉冲边沿分别提取出来？如下图
2016-1-5 22:09
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这个好办啊
先对沿进行计数，然后根据不同的计数值将对应沿赋值给不同的OUT ...
求助
2014-10-25 14:47
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这样肯定不行的啊，要自己包一个顶层。
why not
只要你有管脚输出就可以了
我们自己学习开发CPU
2015-12-14 15:03
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一起看看
求教verilog里怎样给需要调用的模块编码？？？
2015-12-12 16:46
- FPGA论坛
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描述的不是很清楚，没有看懂
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